Pat
J-GLOBAL ID:200903001387474686

半導体装置

Inventor:
Applicant, Patent owner:
Agent (4): 布施 行夫 ,  大渕 美千栄 ,  伊奈 達也 ,  竹腰 昇
Gazette classification:公開公報
Application number (International application number):2005167119
Publication number (International publication number):2006344668
Application date: Jun. 07, 2005
Publication date: Dec. 21, 2006
Summary:
【課題】新規な構造を有する一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供する。【解決手段】半導体装置は、第1領域10Cと、該第1領域10Cに隣接した第2領域10Bと、該第2領域10Bに隣接した第3領域10Aとを含み、半導体層10に設けられ、不揮発性メモリ素子の形成領域を画定する分離絶縁層20と、前記第1領域10Cに形成された第1拡散層14と、前記第1拡散層14に形成された第1ソース領域及び第1ドレイン領域38と、前記第1拡散層14と離間され、且つ、該第1拡散層14の周囲及び前記第2領域10Bに形成された第2拡散層16と、前記第2拡散層10Bに形成された第2ソース領域及び第2ドレイン領域36と、前記第3領域10Aに形成された第3拡散層12と、前記半導体層10上方に形成された第1絶縁層30と、前記第1絶縁層30上方に設けられた第1導電層32とを含む。【選択図】 図1
Claim (excerpt):
不揮発性メモリ素子を含む半導体装置であって、 前記不揮発性メモリ素子は、第1領域と、該第1領域に隣接して形成された第2領域と、該第2領域に隣接して形成された第3領域とを含み、 前記不揮発性メモリ素子は、 半導体層と、 前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、 前記第1領域の前記半導体層に形成された第1拡散層と、 前記第1拡散層に形成された第1ソース領域及び第1ドレイン領域と、 前記第1拡散層と離間され、且つ、該第1拡散層の周囲及び前記第2領域の前記半導体層に形成された第2拡散層と、 前記第2拡散層に形成された第2ソース領域及び第2ドレイン領域と、 前記第3領域の前記半導体層に形成された第3拡散層と、 前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第1絶縁層と、 前記第1絶縁層上方に設けられた第1導電層と、を含む、半導体装置。
IPC (4):
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115
FI (2):
H01L29/78 371 ,  H01L27/10 434
F-Term (12):
5F083EP03 ,  5F083EP13 ,  5F083EP22 ,  5F083GA01 ,  5F083GA24 ,  5F083LA21 ,  5F083NA01 ,  5F101BA17 ,  5F101BB06 ,  5F101BD02 ,  5F101BD35 ,  5F101BD36
Patent cited by the Patent:
Cited by applicant (10)
Show all
Cited by examiner (9)
Show all
Article cited by the Patent:
Return to Previous Page