Pat

J-GLOBAL ID：200903001410173150

不揮発性半導体記憶装置の製造方法

Inventor： 新井 範久
Applicant, Patent owner： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
Agent (1)： 則近 憲佑
Gazette classification：公開公報
Application number (International application number)：1993327289
Publication number (International publication number)：1995183408
Application date： Dec. 24, 1993
Publication date： Jul. 21, 1995
Summary：

【要約】【構成】半導体基板200上に素子分離用絶縁膜と、これに直交する浮遊ゲート208、制御ゲート209を形成する工程と、制御ゲート209間の領域を一つおきにレジスト材でマスクし、このレジスト材と制御ゲート209とをマスクとして素子分離用絶縁膜にエッチングを施しこの下の半導体基板200を露出させる工程と、レジスト材と制御ゲート209をマスクとして半導体基板200上に酸化膜212を選択成長させる工程と、レジスト材を除去し、酸化膜212をマスクとして浮遊ゲート208及び制御ゲート209の側壁に酸化処理を施し、半導体基板200と浮遊ゲート208との間にバースビーク213を発生させる工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法【効果】本発明を用いると、高速消去・高速読出動作が可能であり、微細化に好適な、片側のみにより大きなバーズビークを有する、非対称セルを容易に製造することが可能となる。

Claim (excerpt)：

半導体基板上に素子分離領域に素子分離用絶縁膜を形成する工程と、前記素子分離用絶縁膜上に及びゲート絶縁膜を介して前記半導体基板上に第1の半導体膜を形成する工程と、前記素子分離用絶縁膜上の前記第1の半導体膜の一部にエッチングを施し前記第1の半導体膜を帯状に切断する工程と、前記第1の半導体膜上にゲート間絶縁膜を介して第2の半導体膜を形成する工程と、前記第1の半導体膜及び前記第2の半導体膜にエッチングを施し、前記第1の半導体膜を浮遊ゲートに前記第2の半導体膜を制御ゲートに形成する工程と、前記制御ゲート間の領域を一つおきにレジスト材でマスクし、このレジスト材と前記制御ゲートをマスクとして前記半導体基板上に酸化膜を選択成長させる工程と、前記レジスト材を除去し、前記酸化膜をマスクとして前記浮遊ゲートの側壁に酸化処理を施し、前記半導体基板と前記浮遊ゲートとの間にバースビークを発生させる工程と、前記半導体基板、前記制御ゲート及び前記酸化膜上に層間絶縁膜を形成し、金属配線を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434