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J-GLOBAL ID：200903001534210797

半導体集積回路のレイアウト方法

Inventor： 稲田 幸一
Applicant, Patent owner： 富士通株式会社
Agent (1)： 平戸 哲夫
Gazette classification：公開公報
Application number (International application number)：2001253724
Publication number (International publication number)：2003068855
Application date： Aug. 24, 2001
Publication date： Mar. 07, 2003
Summary：

【要約】【課題】Dフリップフロップセルのように、入力信号のタイミング調整が必要なセルを使用する半導体集積回路のレイアウト方法に関し、半導体集積回路の開発期間の短縮化を図ることができるようにする。【解決手段】データDのタイミング調整が必要なセルの一種であるDフリップフロップセルとして、遅延時間の異なる4つの遅延経路から一の遅延経路を外部からの遅延調整用信号SA、SBによって選択可能とされたDフリップフロップセルをユニットセルとして使用する。

Claim (excerpt)：

入力信号のタイミング調整が必要なセルとして、外部からの遅延調整用信号によって前記入力信号の遅延調整が可能とされたセルを使用することを特徴とする半導体集積回路のレイアウト方法。

IPC (3)：

H01L 21/82 ,  H01L 21/822 ,  H01L 27/04

FI (2)：

H01L 21/82 S ,  H01L 27/04 M

F-Term (7)：

5F038DF17 ,  5F038EZ20 ,  5F064FF09 ,  5F064FF36 ,  5F064FF48 ,  5F064FF52 ,  5F064HH12

Patent cited by the Patent：

Cited by examiner (2)

• 特開平4-002977
  
• 特開平4-002977