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J-GLOBAL ID：200903001545243662

半導体装置及びその製造方法

Inventor： 中西 賢太郎 ,  広木 彰 ,  小田中 紳二 ,  山下 恭司
Applicant, Patent owner： 松下電器産業株式会社
Agent (1)： 前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999113099
Publication number (International publication number)：2000307108
Application date： Apr. 21, 1999
Publication date： Nov. 02, 2000
Summary：

【要約】【課題】 埋め込み形成法を用いて、ゲート電極を確実に形成できるようにすると共に動作特性に優れた半導体装置を得られるようにする。【解決手段】 まず、半導体基板11上の全面にわたって、例えば、それぞれが、シリコンに対してエッチング選択性を有する、膜厚が50nmのHDP-NSGからなる基板保護膜13と、膜厚が200nmのBPSGからなる第1のマスク膜14とを順次堆積する。次に、基板保護膜13及び第1のマスク膜14上のゲート形成領域に該ゲート形成領域に開口幅が0.13μmの開口部14aを形成する。次に、開口部14aに露出する部分に膜厚が2.5nmのゲート絶縁膜15Aを形成し、膜厚が300nmのノンドープのポリシリコンからなるゲート電極形成膜16Aを開口部14aが充填されるように堆積した後、CMP法を用いて第1のマスク膜14の平坦化処理を行なう。

Claim (excerpt)：

半導体基板上に、開口部を有し前記半導体基板に対してエッチング選択性を持つマスク膜を形成するマスク膜形成工程と、前記半導体基板上における前記開口部に露出する部分にその上部を残してゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記マスク膜に対してエッチング選択性を持つ導電膜を前記開口部の上部に形成する導電膜形成工程と、前記マスク膜をエッチングにより除去することにより、前記導電膜からなるゲート電極を形成するゲート電極形成工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (5)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/768 ,  H01L 21/336

FI (9)：

H01L 29/78 301 G ,  H01L 21/28 U ,  H01L 21/28 301 A ,  H01L 21/28 301 D ,  H01L 21/28 301 R ,  H01L 21/90 N ,  H01L 21/90 V ,  H01L 29/78 301 V ,  H01L 29/78 301 L

F-Term (49)：

4M104AA01 ,  4M104BB01 ,  4M104BB18 ,  4M104BB33 ,  4M104CC05 ,  4M104DD04 ,  4M104DD75 ,  4M104EE09 ,  4M104EE14 ,  4M104FF06 ,  4M104FF13 ,  4M104FF14 ,  4M104GG09 ,  5F033HH04 ,  5F033HH19 ,  5F033HH28 ,  5F033HH34 ,  5F033QQ48 ,  5F033RR30 ,  5F033VV06 ,  5F033XX24 ,  5F040DA01 ,  5F040DA05 ,  5F040DA11 ,  5F040DA13 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC12 ,  5F040EC13 ,  5F040EC19 ,  5F040EC20 ,  5F040EE04 ,  5F040EF01 ,  5F040EF02 ,  5F040EK05 ,  5F040EM01 ,  5F040EM02 ,  5F040FA03 ,  5F040FA04 ,  5F040FA05 ,  5F040FA19 ,  5F040FB02 ,  5F040FC00 ,  5F040FC10 ,  5F040FC21 ,  5F040FC28