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J-GLOBAL ID：200903001549657712

半導体素子の選択エピタキシャル成長法

Inventor： 朱 晟 裁 ,  柳 昌 雨
Applicant, Patent owner： 株式会社ハイニックスセミコンダクター
Agent (1)： 特許業務法人共生国際特許事務所
Gazette classification：公開公報
Application number (International application number)：2001401576
Publication number (International publication number)：2003086511
Application date： Dec. 28, 2001
Publication date： Mar. 20, 2003
Summary：

【要約】【課題】 エピタキシャル成長の選択性を確保するとともに、ゲート酸化膜の劣化を防止することができる半導体素子の選択エピタキシャル成長法を提供する。【解決手段】 半導体基板を反応室内部に装着する第1段階と、前記反応室内部に原料気体を供給し、前記半導体基板の表面に前記原料気体を吸着させて、半導体基板上に所定の膜を形成する第2段階と、前記反応室内部に選択性促進気体を供給し、前記半導体基板の所定領域に成長した半導体物質の核を除去し、半導体のエピタキシャル成長の選択性を改善する第3段階と、前記第2段階と第3段階とを順に複数回繰り返して実施することによって、所定の厚さを有する膜を形成する第4段階とを備えてなる。

Claim (excerpt)：

半導体基板を反応室内部に装着する第1段階と、前記反応室内部に原料気体を供給し、前記半導体基板の表面に前記原料気体を吸着させて、半導体基板上に所定の膜を形成する第2段階と、前記反応室内部に選択性促進気体を供給し、前記半導体基板の所定領域に成長した半導体物質の核を除去し、半導体のエピタキシャル成長の選択性を改善する第3段階と、前記第2段階と第3段階とを順に複数回繰り返して実施することによって、所定の厚さを有する膜を形成する第4段階とを備えてなることを特徴とする半導体素子の選択エピタキシャル成長法。

F-Term (10)：

5F045AA03 ,  5F045AB02 ,  5F045AB05 ,  5F045AC01 ,  5F045AC03 ,  5F045AC05 ,  5F045AC18 ,  5F045AE01 ,  5F045AF02 ,  5F045DB02