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J-GLOBAL ID：200903001576990300
半導体メモリ装置およびその製造方法
Inventor：
,
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1995144178
Publication number (International publication number)：1996316434
Application date： May. 19, 1995
Publication date： Nov. 29, 1996
Summary：
【要約】【目的】 レジストパターニングによることなくゲート配線(ワード線)を形成でき、メモリセルの縮小化を図ることができると同時に、アクセストランジスタの短チャネル効果を抑制することができるようにする。【構成】 シリコン基板11の、メモリセル領域100となる部分にのみ、配線形成予定領域に沿って段差部11aを形成する。続いて、素子分離領域12およびゲート酸化膜13を形成した後に多結晶シリコン膜を形成する。次に、この多結晶シリコン膜の周辺回路領域200に対応する部分のみにレジスト膜を形成し、このレジスト膜をマスクとして多結晶シリコン膜を選択的に除去する。これにより周辺回路領域200においてゲート配線14aが形成されると同時に、メモリセル領域100内において先に形成した段差部11aの側壁部に沿って多結晶シリコンからなるゲート配線(ワード線)14bが形成される。
Claim (excerpt)：
所定の方向に沿って配線を有するメモリセル領域と、このメモリセルの周辺部に形成された周辺回路領域とを含む半導体メモリ装置であって、メモリセル領域において所定の形状および高さの段差部が形成されてなる半導体基板と、メモリセル領域内の段差部の側壁に沿うと共に絶縁膜を介して形成されたMOSトランジスタのゲート配線と、このゲート配線の両側位置に対応するように前記段差部の上部位置および前記半導体基板の平坦面の表面にそれぞれ形成されたMOSトランジスタのソースまたはドレインとなる一対の拡散層とを備えたことを特徴とする半導体メモリ装置。
IPC (2)：
H01L 27/108
, H01L 21/8242
H01L 27/10 671 A
, H01L 27/10 681 F
Cited by examiner (7)
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