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J-GLOBAL ID：200903001600096658

半導体試験装置の試験パターン発生器

Inventor： 留 目 誠 ,  望 月 晃
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998136789
Publication number (International publication number)：1999328996
Application date： May. 19, 1998
Publication date： Nov. 30, 1999
Summary：

【要約】 (修正有)【課題】 メモリの全てのセルをテストすることを可能にする。【解決手段】 少なくとも被測定デバイスの複数の測定部に対応して設けられて各々が、対応する測定部の行アドレス、列アドレスの最大値が格納される第1の格納部21および第2の格納部22、対応する測定部の行/列アドレスとなるX/Yアドレスが格納される第3/第4の格納部23および24を有する複数組の格納ユニットと、選択信号に基づいて格納ユニットの中から1組の格納ユニットを選択する選択手段5と、選択された格納ユニット上の値と制御信号とに基づいて、被測定デバイスの、選択された格納ユニットに対応する測定部の試験すべき箇所のアドレスを演算し、このアドレスを被測定デバイスの対応する測定部に送出するとともに、前記選択された格納ユニットに送り、格納されているアドレスと置換するアドレス演算手段7,8と、を有しているアドレス発生部1を備えている。

Claim (excerpt)：

少なくとも被測定デバイスの複数の測定部に対応して設けられて各々が、対応する前記測定部の行アドレスの最大値が格納される第1の格納部、対応する前記測定部の列アドレスの最大値が格納される第2の格納部、対応する前記測定部の行アドレスとなるXアドレスが格納される第3の格納部、および対応する前記測定部の列アドレスとなるYアドレスが格納される第4の格納部を有する複数組の格納ユニットと、選択信号に基づいて前記複数組の格納ユニットの中から1組の格納ユニットを選択する選択手段と、前記選択手段によって選択された格納ユニットの第1および第3の格納部に格納されている行アドレスの最大値およびXアドレスと制御信号とに基づいて、前記被測定デバイスの、前記選択された格納ユニットに対応する測定部の試験すべき箇所の行アドレスを演算し、この演算された行アドレスを前記被測定デバイスの前記対応する測定部に送出するとともに、前記演算された行アドレスを前記選択された格納ユニットの第3の格納部に前記選択手段を介して送り、格納されているXアドレスと置換する行アドレス演算手段と、前記選択手段によって選択された格納ユニットの第2および第4の格納部に格納されている列アドレスの最大値およびYアドレスと制御信号とに基づいて、前記被測定デバイスの、前記選択された格納ユニットに対応する測定部の試験すべき箇所の列アドレスを演算し、この演算された列アドレスを前記被測定デバイスの前記対応する測定部に送出するとともに、前記演算された列アドレスを前記選択された格納ユニットの第4の格納部に前記選択手段を介して送り、格納されているYアドレスと置換する列アドレス演算手段と、を有しているアドレス発生部を備えていることを特徴とする半導体試験装置の試験パターン発生器。

IPC (3)：

G11C 29/00 657 ,  G01R 31/28 ,  G01R 31/3183

FI (3)：

G11C 29/00 657 B ,  G01R 31/28 B ,  G01R 31/28 Q