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J-GLOBAL ID：200903001694103989

半導体デバイスの配線構造及び形成方法

Inventor： ワン・チョル・ソ
Applicant, Patent owner： エルジイ・セミコン・カンパニイ・リミテッド
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1998373267
Publication number (International publication number)：1999251428
Application date： Dec. 28, 1998
Publication date： Sep. 17, 1999
Summary：

【要約】【課題】 導電層パターン間の寄生キャパシタンスを減少させてデバイスの動作特性を安定化させた半導体デバイスを提供する。【解決手段】 本発明は、メモリのビットラインを構成する導電性パターンの間を絶縁する絶縁物質内部に空気が入り込んだボイドを形成させ、隣接する導電パターンの間に発生する寄生容量を減少させる。

Claim (excerpt)：

半導体基板と、半導体基板上に形成された複数の導電層パターンと、半導体基板と導電層パターンの上に形成させた絶縁膜と、導電層パターン間の絶縁膜内に形成された1つ以上のボイドと、を備えることを特徴とする半導体デバイスの配線構造。

Patent cited by the Patent：

Cited by examiner (4)

• VLSIに応用できる低誘電率絶縁方法
  Gazette classification：公開公報   Application number：特願平7-104292   Applicant：テキサスインスツルメンツインコーポレイテツド
• 特開平2-086146
  
• 特開平2-151032
  
• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平9-157854   Applicant：日本電気株式会社