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J-GLOBAL ID：200903001720944237

冗長回路及びその冗長回路を備えた半導体装置

Inventor：
児玉 択洋

About 児玉 択洋


Applicant, Patent owner：
エルピーダメモリ株式会社

About エルピーダメモリ株式会社


Agent (3)： 池田 憲保 ,  福田 修一 ,  佐々木 敬
Gazette classification：公開公報
Application number (International application number)：2005249473
Publication number (International publication number)：2007066380
Application date： Aug. 30, 2005
Publication date： Mar. 15, 2007
Summary：
【課題】 冗長回路を採用する場合には、不良ビットを判定するテスティングと、置換後の確認のためのテスティングとの2回のテスティングが必要であり、テスティング効率が悪いという問題がある。【解決手段】 本願の冗長回路は、全ての冗長回路が使用され、さらに救済不可能の不良がある場合には救済不可能信号を出力させる。救済不可能信号が出力される場合には不良判断とする。救済不可能信号が出力されない場合には、良否判定のテスティング時に、不良メモリセルの抽出、不良メモリセルのアドレスをヒューズにプログラム、アドレスが正しくプログラムされたかの確認を行う。電気ヒューズへのプログラム後の確認を書き込まれたアドレス情報のみの確認で良品判断が可能となる。この構成とすることで不良ビット検出のテスティングのみとし、テスティング時間が短縮され、テスティング効率の良い冗長回路及びこの冗長回路を備えた半導体装置が得られる。【選択図】 図1
Claim 1：
冗長回路において、不良ビット抽出のテスティング時に、不良ビットの抽出と、電気ヒューズへの不良ビットアドレスの書込みと、書き込まれたアドレスの確認テスティングとを行うことを特徴とする冗長回路。
IPC (3)：
G11C 29/04 ,  G11C 29/44 ,  G11C 11/401
FI (5)：
G11C29/00 603L ,  G11C29/00 655D ,  G11C29/00 603K ,  G11C11/34 371A ,  G11C11/34 371D
F-Term (15)：
5L106AA01 ,  5L106CC04 ,  5L106CC14 ,  5L106CC21 ,  5L106EE04 ,  5L106EE05 ,  5L106EE07 ,  5M024AA50 ,  5M024BB07 ,  5M024BB35 ,  5M024MM10 ,  5M024MM11 ,  5M024PP01 ,  5M024PP07 ,  5M024PP10
Patent cited by the Patent：
Cited by applicant (3) Cited by examiner (2)
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願2000-219441   Applicant：東芝マイクロエレクトロニクス株式会社, 株式会社東芝
  • アレイ組込み自己試験システム
    Gazette classification：公開公報   Application number：特願平5-000102   Applicant：インターナショナル・ビジネス・マシーンズ・コーポレイション

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