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J-GLOBAL ID：200903001732372166

半導体装置の製造方法

Inventor： 岩井 大介
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992219030
Publication number (International publication number)：1994069223
Application date： Aug. 18, 1992
Publication date： Mar. 11, 1994
Summary：

【要約】 (修正有)【目的】 ベースメサ、ベース電極、コレクタ電極をマスク合せせず自己整合的に形成でき、素子を微細化し高集積化及び高速化できる半導体装置製造法を提供する。【構成】 エミッタ層6上に形成したエミッタ電極パターン9をマスクとしてエミッタ層6をエッチングし、エミッタ層パターン6aを形成する。エミッタ電極パターン9及びエミッタ層パターン6aの側壁膜12を形成した後、側壁膜をマスクとしてベース層5からサブコレクタ層3が露出するまでエッチングし、ベース層パターン5a及びコレクタ層パターン4a(ベースメサ13)を形成する。前記側壁膜12の下に対応する領域以外の領域のサブコレクタ層3上にコレクタ電極14を形成し、側壁膜12を除去し、エミッタ電極パターン9下に対応する領域以外の領域のベース層パターン5a上にベース電極を形成する。

Claim (excerpt)：

1導電型の第1の半導体の層よりなるコレクタ又はエミッタ層(4)、該コレクタ又はエミッタ層(4)上に反対導電型の第2の半導体層よりなるベース層(5)及び該ベース層(5)上に前記第2の半導体と異なる1導電型の第3の半導体層よりなるエミッタ又はコレクタ層(6)を形成する工程と、次いで、該1導電型の第3の半導体層よりなるエミッタ又はコレクタ層上にエミッタ又はコレクタ電極(9)を形成する工程と、次いで、該エミッタ又はコレクタ電極(9)をマスクとし、前記1導電型の第3の半導体層よりなるエミッタ又はコレクタ層(6)をエッチング除去するとともにエミッタ又はコレクタ層(6)の前記エミッタ又はコレクタ電極(9)縁部下部領域をアンダーエッチングしエミッタ又はコレクタ電極(9)を有する凸状部よりなるエミッタ又はコレクタ層(6a)を形成する工程と、次いで、該エミッタ又はコレクタ電極(9)及び該エミッタ又はコレクタ層(6a)側壁に側壁膜(12)を形成する工程と、次いで、該側壁膜(12)をマスクとし、前記反対導電型の第2の半導体層よりなるベース層(5)から、1導電型のサブコレクタ又はサブエミッタ層(3)が露出するまでエッチングしてベース層(5a)及びコレクタ又はエミッタ層(4a)を形成する工程と、次いで、該側壁膜(12)下に対応する領域以外の領域の該サブコレクタ又はサブエミッタ層(3)上にコレクタ又はエミッタ電極(14)を形成する工程と、次いで、該側壁膜(12)を除去する工程と、次いで、該ベース層(5a)上にベース電極(16)を形成する工程を含むことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/331 ,  H01L 29/73 ,  H01L 29/205

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-082040
  
• 特開昭63-016666
  
• 特開昭63-065670
  
• 特開平3-083380