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J-GLOBAL ID：200903001738619996

薄膜半導体素子の製造方法

Inventor： 馬渕 勝美 ,  酒井 政則 ,  大中 紀之 ,  高橋 卓也 ,  長江 慶治 ,  三上 佳朗
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 鵜沼 辰之
Gazette classification：公開公報
Application number (International application number)：1992209047
Publication number (International publication number)：1994049686
Application date： Aug. 05, 1992
Publication date： Feb. 22, 1994
Summary：

【要約】【目的】 膜厚を均一で且つ全体として薄くしたり又は厚くしたりする場合の膜厚コントロールが容易にでき、更に形成された膜の純度も高く、任意の不純物を含み電導度のコントロールの容易にすること。【構成】 基板上に導電層を形成する工程と、この基板を電解浴に入れて該電解浴外に設置された外部回路を用いて一定時間幅の定電流パルス信号を基板と電解浴内に設置された対極間に印加することにより半導体を基板上に電解析出させる工程と、前記半導体の上に電極を形成する工程を含む薄膜半導体素子の製造方法。

Claim (excerpt)：

基板上に導電層を形成する工程と、この基板を電解浴に入れて該電解浴外に設置された外部回路を用いて一定時間幅の定電流パルス信号を基板と電解浴内に設置された対極間に印加することにより半導体を基板上に電解析出させる工程と、前記半導体の上に電極を形成する工程を含むことを特徴とする薄膜半導体素子の製造方法。

IPC (3)：

C25D 7/12 ,  H01L 29/784 ,  H01L 31/04

FI (2)：

H01L 29/78 311 F ,  H01L 31/04 V