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J-GLOBAL ID：200903001747387461

高耐圧横型半導体装置

Inventor：
澄田 仁志

About 澄田 仁志


Applicant, Patent owner：
富士電機株式会社

About 富士電機株式会社


Agent (1)： 篠部 正治
Gazette classification：公開公報
Application number (International application number)：1997310092
Publication number (International publication number)：1999145462
Application date： Nov. 12, 1997
Publication date： May. 28, 1999
Summary：
【要約】【課題】p形オフセット領域の全電荷量を低下させることなく、高耐圧化ができる高耐圧pチャネルMOSFETをSOI基板に形成すること。【解決手段】n形もしくはp形の半導体支持基板1上に酸化膜2を介してn形半導体基板3を貼り合わせたSOI基板300のn形半導体基板3の表面層にn形ベース領域4を形成し、n形ベース領域の表面層にコンタクト領域5およびp形ソース領域6を形成し、n形半導体基板3の表面層にn形ベース領域4と離してp形オフセット領域12を形成し、p形オフセット領域12の表面層にフィールド酸化膜11、p形ドレイン領域13を形成する。n形ソース領域6とp形オフセット領域12に挟まれたn形ベース領域4上およびn形半導体基板3上にゲート酸化膜8を介してゲート電極9を形成する。n形ソース領域6上およびコンタクト領域5上とゲート電極8を覆い、さらにゲート電極9からフィールド酸化膜11の方へLfだけ張り出すようにソース電極10を形成する。
Claim (excerpt)：
半導体支持基板と、第1導電形半導体基板とが第1酸化膜を介して貼り合わされ、第1導電形半導体基板の表面層に選択的に形成された第1導電形ベース領域と、該第1導電形ベース領域の表面層に選択的に形成された高濃度の第1導電形のコンタクト領域と、該第1導電形ベース領域の表面層に前記コンタクト領域に部分的に重なり、且つ、選択的に形成された第2導電形ソース領域と、該第2導電形ソース領域と前記第1導電形半導体基板の表面露出部に挟まれた前記第1導電形ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上および第2導電形ソース領域上に形成されたソース電極を有し、前記第1導電形半導体基板の表面層に前記第1導電形ベース領域から所定の距離を隔てて選択的に形成される第2導電形オフセット領域と、該第2導電形オフセット領域の表面層に選択的に形成された高濃度の第2導電形ドレイン領域と、該第2導電形ドレイン領域上に形成されるドレイン電極を有するMOS構造の横型半導体装置において、前記ソース電極が前記ゲート電極上および該ゲート電極と前記第2導電形ドレイン領域とに挟まれる前記第2導電形オフセット領域上に、絶縁膜を介して張り出すように形成されることを特徴とする高耐圧横型半導体装置。
FI (2)：
H01L 29/78 301 S ,  H01L 29/78 301 W
Patent cited by the Patent：
Cited by examiner (5)
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