同期型半導体記憶装置

Inventor：
Applicant, Patent owner：
Agent (1)：深見久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998295624
Publication number (International publication number)：2000090696
Application date： Oct. 16, 1998
Publication date： Mar. 31, 2000
Summary：

【要約】【課題】大容量で高速な読出および書込動作が可能で、低コスト、かつ高速に動作試験することができる同期型半導体記憶装置を提供する。【解決手段】同期型半導体記憶装置1000は、テスト動作モードにおいてはデータの入出力は外部から与えられる外部クロック信号ext.CLKまたは信号DSQに同期して行い、内部回路の動作は、内部制御クロック生成回路18により生成される外部クロック信号ext.CLKよりも高速なクロック信号に同期して行なわれる。テスト動作モードでは、データ入出力端子のうちの特定の端子に与えられたデータに基づきデコード回路1088が書込データを生成し、データ読出時は、特定の端子に複数の読出データの比較結果が出力される。

Claim 1：

外部クロック信号に同期して、アドレス信号と制御信号とを取りこむ同期型半導体記憶装置であって、行列状に配置される複数のメモリセルを有するメモリセルアレイと、前記同期型半導体記憶装置の同期動作を制御する内部クロック生成回路とを備え、前記内部クロック生成回路は、第1の動作モードにおいて、前記外部クロック信号と同じ周波数の第1の内部クロック信号を生成し、第2の動作モードにおいて、前記第1の内部クロック信号と、前記外部クロック信号に同期しかつ前記外部クロック信号よりも周波数の高い第2の内部クロック信号とを生成し、前記第1の内部クロック信号に同期して、前記アドレス信号を取りこむアドレス信号入力回路と、前記第1の動作モードにおいては前記第1の内部クロック信号に同期し、前記第2の動作モードにおいては前記第2の内部クロック信号に同期して、前記アドレス信号に応じて、1つの書込みサイクル中に少なくともn個(n:自然数)の前記メモリセルを選択するメモリセル選択回路と、前記メモリセルへの書込みデータあるいは前記メモリセルからの読出データが与えられるデータ入出力ノードと、前記選択回路により選択されたメモリセルと前記データ入出力ノードとの間に設けられ、前記書込データの授受を行うインターフェース回路とをさらに備え、前記インターフェース回路は、前記入出力ノードにシリアルに与えられた少なくともn個の前記データを保持し、前記第1の動作モードにおいては前記第1の内部クロック信号に同期して、前記第2の動作モードにおいては前記第2の内部クロック信号に同期して、前記書込みデータをパラレルに前記選択されたメモリセルに与える、同期型半導体記憶装置。

IPC (4)：

G11C 29/00 671 , G11C 11/413 , G11C 11/407 , G11C 11/401

FI (4)：

G11C 29/00 671 Q , G11C 11/34 J , G11C 11/34 362 S , G11C 11/34 371 A

Patent cited by the Patent：

Cited by examiner (2)

半導体装置及びその試験方法
Gazette classification：公開公報 Application number：特願平5-308709 Applicant：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
半導体記憶装置
Gazette classification：公開公報 Application number：特願平3-295362 Applicant：日本電気株式会社

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