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J-GLOBAL ID：200903001838859820
半導体基板上に形成されるインダクタンス素子
Inventor：
Applicant, Patent owner：
Agent (1)：
土井 健二 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998059620
Publication number (International publication number)：1999261008
Application date： Mar. 11, 1998
Publication date： Sep. 24, 1999
Summary：
【要約】【課題】半導体基板上に形成されるインダクタンス素子の特性損失を少なくする。【解決手段】第1の本発明は、インダクタンス素子を構成する巻き線状の帯状導電膜の下の半導体基板表面に、複数のPN接合を形成し、そのPN接合に逆バイアス電圧を印加し、基板表面を完全に空乏化する。PN接合に逆バイアスを印加することで、基板表面の不純物濃度が高くても、その空乏層の延びを大きくすることができ、完全に空乏化させることが可能になる。更に、第2の発明は、インダクタンス素子を構成する巻き線状の帯状導電膜の下の半導体基板表面に、酸素のイオン注入法により形成される厚い絶縁領域を形成する。この絶縁領域は、通常の集積回路素子領域上に形成される配線用の薄い絶縁膜より大きな膜厚を有する。更に、第3の発明では、巻き線状に形成される帯状導電膜に、巻き線方向に延びるスリットを形成し、帯状導電膜を巻き線方向に延びる複数の並列配線とする。かかる構成にすることにより、帯状導電膜内に発生する渦電流の経路をなくし、渦電流を抑制して特性損失を抑えることができる。
Claim (excerpt)：
半導体基板上に形成されるインダクタンス素子において、前記半導体基板の表面に形成された複数のPN接合と、前記複数のPN接合が形成された領域上の絶縁膜上に形成され、前記インダクタンス素子を構成する巻き線状の帯状導電膜と、前記複数のPN接合間に逆バイアス電圧が印加されて、少なくとも前記半導体基板表面領域が完全に空乏化していることを特徴とするインダクタンス素子。
IPC (3)：
H01L 27/04
, H01L 21/822
, H01L 21/3205
H01L 27/04 L
, H01L 21/88 M
