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J-GLOBAL ID：200903001851329767

半導体記憶装置およびその製造方法

Inventor： 太田 克彦 ,  古川 正樹
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1998360437
Publication number (International publication number)：2000183187
Application date： Dec. 18, 1998
Publication date： Jun. 30, 2000
Summary：

【要約】【課題】リソグラフィ工程におけるハレーションを低減することにより、配線の欠陥が抑制され、動作不良やスタンバイ時の消費電力が低減された半導体記憶装置およびその製造方法を提供する。【解決手段】少なくとも4個のトランジスタをメモリセル毎に有する半導体記憶装置において、基板上に形成された第1の導電体層と、その上層に形成された第1の層間絶縁膜と、その上層に形成された第2の導電体層と、その上層に形成された配線層と、前記配線層の下部に形成され、前記配線層と電気的に絶縁されたダミー配線層とを有する半導体記憶装置、およびその製造方法。

Claim (excerpt)：

2つの記憶ノードにおける電荷保持を制御する1対のトランジスタと、前記記憶ノードのそれぞれとビット線との接続を制御する1対のトランジスタの、少なくとも4個のトランジスタをメモリセル毎に有する半導体記憶装置において、基板上に形成された、所定のパターンを有する第1の導電体層と、前記第1の導電体層上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成された、第2の導電体層と、前記第2の導電体層上に形成された、第2の層間絶縁膜と、前記第2の層間絶縁膜の上層に形成され、前記第2の導電体層に接続する前記ビット線を含む配線層と、前記配線層の下部に形成され、前記配線層と電気的に絶縁されたダミー配線層とを有する半導体記憶装置。

IPC (2)：

H01L 21/8244 ,  H01L 27/11

F-Term (16)：

5F083BS05 ,  5F083BS06 ,  5F083BS07 ,  5F083BS17 ,  5F083BS37 ,  5F083BS46 ,  5F083GA09 ,  5F083JA35 ,  5F083KA05 ,  5F083MA02 ,  5F083MA19 ,  5F083NA02 ,  5F083PR03 ,  5F083PR21 ,  5F083PR36 ,  5F083PR38