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J-GLOBAL ID：200903001877604375

電力トランジスタを緩やかにターンオフするための制御回路

Inventor： セルジオ パラーラ ,  ステファーノ セリ ,  ドナト タリービア
Applicant, Patent owner： コ.リ.エンメ.メ.コンソルツィオ ペル ラ リチェルカ スーラ ミクロエレットロニカ ネル メッツォジオールノ
Agent (1)： 石田 敬 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994084305
Publication number (International publication number)：1995184367
Application date： Apr. 22, 1994
Publication date： Jul. 21, 1995
Summary：

【要約】【目的】 特に誘導性負荷用の半導体電力トランジスタを緩やかにターンオフするための制御回路を提供する。【構成】 そのスイッチを流れる負荷電流を制限する手段R1,R2,18と、計時及び制御回路19,6,11,12,13とを具備し、指令パルスの持続時間にかかわりなく、最大負荷電流値に達したときに所定の遅延をもってスイッチを緩やかにターンオフするのを保証し、それによって、負荷電流制限フェーズ中スイッチを介しての電力放散を所定値内に保持し、かつ、ターンオフ過電圧を所定レベル内に保持する。

Claim (excerpt)：

半導体電力スイッチを緩やかにターンオフするための制御回路であって、指令入力信号によって活性化される駆動段(2)と、前記スイッチを流れる負荷電流を検出する検出器手段(R2)と、前記検出器手段に接続された負荷電流制限回路(18,R1)と、を具備するものにおいて、さらに、所定の値を越える負荷電流によって活性化される第1の電気ランプ信号を発生させる計時回路(6,19)と、前記第1の電気信号を第1の入力で及び所定の電気基準信号を第2の入力で受信して、前記第1の信号に対し線形的に変化しかつ前記制限回路に入力される第2の電気ランプ信号を発生させる第1の増幅器と、所定のレベルにおける前記第1のランプ信号によって活性化され、前記計時回路を非活性化状態にリセットする第1の回路手段(13,14,15)と、を具備することを特徴とする制御回路。

IPC (6)：

H02M 1/08 ,  G05F 1/56 310 ,  H03K 17/00 ,  H03K 17/08 ,  H03K 17/16 ,  H03K 17/64