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J-GLOBAL ID：200903001882862021

使用可能な操作符号を最大にし、様々なアドレシングモードを実現するプロセッサアーキテクチャ方式および命令セット

Inventor： サミット ミトラ ,  ジョセフ ダブリュー. トリース
Applicant, Patent owner： マイクロチップ テクノロジー インコーポレイテッド
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1998306134
Publication number (International publication number)：1999212787
Application date： Oct. 27, 1998
Publication date： Aug. 06, 1999
Summary：

【要約】【課題】 改善されたマイクロコントローラアーキテクチャ方式を提供する。【解決手段】 使用可能な操作符号およびアドレス可能なレジスタの数を最大にすると共に多重アドレシングモードを可能にするシステムが提供される。システムは、仮想レジスタアドレスを用いて多重アドレシングモードの符号化を可能にするプロセッサアーキテクチャ方式を有する。システムは、複数の命令を含む命令セットを有する。各命令は、複数のビットを有し、複数の命令のそれぞれにおける複数のビットのいずれも、異なるアドレシングモードを実現するために割り当てられたビットではない。複数の命令のそれぞれは、プロセッサアーキテクチャ方式において仮想レジスタアドレスをアドレスすることによって異なるアドレシングモードを実現することが可能である。異なるアドレシングモードを実現するためにビットが必要ではないので、操作符号フィールドおよびレジスタアドレスフィールドの長さは、ユーザが実現を所望する操作符号の数およびアドレス可能なレジスタの数によって決定される。

Claim (excerpt)：

使用可能な操作符号およびアドレス可能なレジスタの数を最大にすると共に、多重アドレシングモードを可能にするシステムであって、仮想レジスタアドレスを用いて多重アドレシングモードの符号化を可能にするプロセッサアーキテクチャ方式と、複数の命令を有する命令セットであって、該各命令が、複数のビットを有し、該複数の命令のそれぞれにおける該複数のビットのいずれも、異なるアドレシングモードを実現するために割り当てられたビットではなく、該複数の命令のそれぞれが、該仮想レジスタアドレスを該プロセッサアーキテクチャ方式においてアドレスすることによって異なるアドレシングモードを実現することが可能である、命令セットと、を組み合わせて有する、システム。

IPC (2)：

G06F 9/34 330 ,  G06F 9/35

FI (2)：

G06F 9/34 330 ,  G06F 9/34 310