Pat

J-GLOBAL ID：200903001899480076

TTLレベル入力バッファ回路

Inventor： 樫村 雅彦
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992150174
Publication number (International publication number)：1993343978
Application date： Jun. 10, 1992
Publication date： Dec. 24, 1993
Summary：

【要約】【目的】TTLレベルの信号を相補型MOSFETが入力する時、MOSFETの閾値のバラツキによる論理閾値の変動を小さくおさえる。【構成】PMOS2のソース電位をNMOS1によってVTだけ降下させ、入力VINによりPMOS2に流れる電流をNMOS3およびNMOS4(カレントミラ作用)により出力端子に導き、入力信号VINによってNMOS6に流れる電流をPMOS5およびPMOS7により出力端子に導びいて構成される。これにより論理閾値の変動を小さくおさえることができノイズマージンを大きくできる。

Claim (excerpt)：

TTLレベル信号が供給される入力端子と前記TTLレベル信号をレベル変換して相補型MOS回路レベル信号が出力される出力端子と第1および第2の電圧源のそれぞれが供給される第1および第2の電源端子のそれぞれを備えるTTLレベル入力バッファ回路において、前記第1の電源端子と前記第2の電源端子との間にN型チャンネル(またはP型チャンネル)の第1のMOSFET、P型チャンネル(またはN型チャンネル)の第2のMOSFETおよびN型チャンネル(またはP型チャンネル)の第3のMOSFETを前記第1,第2および第3のMOSFETの順に直列接続し、前記第1のMOSFETのゲート電極を前記第1の電源端子に接続し、前記第2のMOSFETのゲート電極を前記入力端子に接続し、前記第3のMOSFETのゲート電極およびドレイン電極のそれぞれをソース電極を前記第2の電圧源に接続したN型チャンネル(またはP型チャンネル)の第4のMOSFETのゲート電極に接続し、前記第1の電源端子と前記第2の電源端子との間にP型チャンネル(またはN型チャンネル)の第5のMOSFETとN型チャンネル(またはP型チャンネル)の第6のMOSFETとを前記第5および第6のMOSFETの順に直列接続し、前記第6のMOSFETのゲート電極を前記入力端子に接続し、前記第5のMOSFETのゲート電極およびドレイン電極のそれぞれをソース電極を前記第1の電源端子に接続されたP型チャンネル(またはN型チャンネル)の第7のMOSFETのゲート電極に接続し、前記第4のMOSFETのドレイン電極と前記第7のMOSFETのドレイン電極とを前記出力端子に接続して構成することを特徴とするTTLレベル入力バッファ回路。

IPC (2)：

H03K 19/0185 ,  H03K 19/003