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J-GLOBAL ID：200903001976985151

半導体装置

Inventor：
赤坂 泰志

About 赤坂 泰志

, 
有門 経敏

About 有門 経敏


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999263742
Publication number (International publication number)：2001085691
Application date： Sep. 17, 1999
Publication date： Mar. 30, 2001
Summary：
【要約】【課題】 チャネル長が同一であっても電流駆動能力を増大させることが可能な半導体素子を提供する。【解決手段】 MIS型半導体素子のチャネル領域は、凸部の上面よりも低い位置に上面が位置する分離絶縁膜12によってチャネル幅方向に少なくとも2以上の区間に分割され、かつ、凹部と凸部との段差近傍の第1の領域と第1の領域間の凸部に対応する第2の領域とを有する。凹部のチャネル幅方向の幅の総計をGt、凸部のチャネル幅方向の幅の総計をWtとし、チャネル領域に流れる電流の電流密度がMIS型半導体素子の第2の領域に流れる電流の電流密度と同等で、かつチャネル領域に流れる総電流がMIS型半導体素子のチャネル領域に流れる総電流と同等の仮想的な半導体素子を想定し、仮想的な半導体素子の仮想的なチャネル幅をWiとしたときに、Wi-Wt>Gtとなるように構成する。
Claim (excerpt)：
表面に凹部及び前記凹部内に形成された凸部を有する半導体基板上の前記凸部のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域を挟むように形成されたソース及びドレイン領域と、を有するMIS型半導体素子を備えた半導体装置であって、前記MIS型半導体素子のチャネル領域は、前記凹部を挟んで前記MIS型半導体素子のチャネル幅方向に隣接する凸部にわたって形成され、前記凸部の上面は前記凹部に形成された分離絶縁膜の上面よりも高い位置に位置することを特徴とする半導体装置。
IPC (3)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088
FI (2)：
H01L 29/78 301 X ,  H01L 27/08 102 B
F-Term (16)：
5F040EC19 ,  5F040EC22 ,  5F040EC24 ,  5F040EE03 ,  5F040EE04 ,  5F040EF02 ,  5F040EK05 ,  5F040FA03 ,  5F048AA08 ,  5F048AC01 ,  5F048BA01 ,  5F048BB01 ,  5F048BB20 ,  5F048BC06 ,  5F048BD07 ,  5F048BG14
Patent cited by the Patent：
Cited by examiner (9)
  • 特開平2-189976
  • 特開平2-130852
  • 電界効果トランジスタ及びその製造方法
    Gazette classification：公開公報   Application number：特願平8-087428   Applicant：ソニー株式会社
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