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J-GLOBAL ID：200903002048563722

MOS型不揮発性半導体記憶装置

Inventor： 中田 英俊
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992325118
Publication number (International publication number)：1994177394
Application date： Dec. 04, 1992
Publication date： Jun. 24, 1994
Summary：

【要約】【目的】浮遊ゲート電極を有し、拡散層配線をビット線とするMOS型不揮発性半導体記憶装置に於いて、ビット線の接合容量及びビット線の抵抗値を低減し、装置の動作速度の向上を実現する。【構成】ビット線となるN型多結晶シリコン膜3i,3j,...及び浮遊ゲート電極6を有するメモリトランジスタが酸化シリコン膜2a上に在り、ビット線同士がメモリトランジスタのチャネル部(4)以外では完全に分離されている為に、ビット線に付加する接合容量は無く、接合耐圧の低下が無い為に、ビット線となる半導体配線の不純物濃度を高くし、半導体配線の抵抗値を低くする事が出来る。以上示した様に、ビット線の容量値及び抵抗値を小さくする事が出来るので、装置の動作速度の向上が実現出来る。

Claim (excerpt)：

絶縁基板の表面を選択的に被覆して並行配置された導電膜からなる(M+1)本のビット線と、前記ビット線と層間絶縁膜を介して交差する方向に並行配置されたN本のワード線と、相隣る2つの前記ビット線に接触してこれらに挟まれた前記絶縁基板の表面を覆い前記ビット線と接触する両端部で第1導電型で前記両端部の第1導電型領域で挟まれた領域で第2導電型の半導体膜、前記半導体膜の第2導電型領域を第1のゲート絶縁膜を介して覆う浮遊ゲート電極および前記浮遊ゲート電極を第2のゲート絶縁膜を介して覆う制御ゲート電極を有し、前記制御ゲート電極が前記ワード線の一つに接続されたM×N個のメモリトランジスタとを有することを特徴とするMOS型不揮発性型半導体記憶装置。

IPC (4)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 21/90

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434