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J-GLOBAL ID：200903002078259599

半導体装置の設計方法

Inventor： 中田 健児 ,  北島 秀則
Applicant, Patent owner： 株式会社ルネサステクノロジ
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2003190100
Publication number (International publication number)：2005025499
Application date： Jul. 02, 2003
Publication date： Jan. 27, 2005
Summary：

【課題】各セルを効率よく自動レイアウトすることにより、レイアウト設計における工数を低減し、レイアウト設計期間を大幅に短縮する。【解決手段】回路図エディタで各々のプリミティブセル1に座標データ、配置順序、およびミラー情報からなる下位レイアウト情報を入力する。下位レイアウト情報、およびインスタンス名はレイアウトエディタツールに取り込まれ、該下位レイアウト情報に基づいてプリミティブセル1を自動配列して回路セル2を形成する。その後、回路図エディタツールにより、回路セル2に対して、座標データ、セル列番号、配置順序、ミラー情報、および回転情報からなる上位レイアウト情報を入力する。上位レイアウト情報、およびインスタンス名は自動的にレイアウトエディタツールに取り込まれ、該上位レイアウト情報に基づいて回路セル2を自動配置して間接周辺ブロック3を形成する。【選択図】 図2

Claim (excerpt)：

プリミティブセルに付加された第1のレイアウト情報を取り込み、前記第1のレイアウト情報に基づいて、前記プリミティブセルを回路セル用フレームに自動レイアウトして回路セルを形成することを特徴とする半導体装置の設計方法。

IPC (2)：

G06F17/50 ,  H01L21/82

FI (4)：

G06F17/50 658A ,  G06F17/50 652C ,  H01L21/82 D ,  H01L21/82 C

F-Term (9)：

5B046AA08 ,  5B046BA04 ,  5F064BB12 ,  5F064DD02 ,  5F064DD04 ,  5F064DD10 ,  5F064DD14 ,  5F064HH06 ,  5F064HH11