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J-GLOBAL ID：200903002182557100

クロック同期化システム、及びその方法

Inventor：
渡辺 佳晃

About 渡辺 佳晃


Applicant, Patent owner：
エヌイーシーコンピュータテクノ株式会社

About エヌイーシーコンピュータテクノ株式会社


Agent (1)： 宇高 克己
Gazette classification：公開公報
Application number (International application number)：2001187430
Publication number (International publication number)：2003006178
Application date： Jun. 21, 2001
Publication date： Jan. 10, 2003
Summary：
【要約】【課題】 マルチプロセッサシステムにおいて、プロセッサカードに搭載されるLSIの内部で使用されるクロックを、各プロセッサカードのLSIの相互間で同期化させる技術にを提供すること。【解決手段】 複数のCPUカード1〜4を搭載するシステムにおいて、各CPUカード1〜4のセル診断部121〜124でk倍周期のクロック(デファイナ信号)を生成し、この生成したデファイナ信号をセル間制御部121〜124の相互間で同期させるために、CPUカード1から所定の周期でデータ”1”を送信する。そして、CPUカード2〜4の診断制御部112〜114は、受信したデータが”1”であるか否かを判断し、受信したデータが”0”である場合、デファイナ切替えレジスタ1111〜1141の値を更新し、診断制御部112〜114のデファイナ信号の位相を一周期ずらす。一方、受信したデータが”1”である場合、セル間制御部122〜124はデファイナ信号の同期処理を終了する。
Claim 1：
第1の基板と第2の基板とを有し、第1の基板上の回路におけるクロックの位相と、第2の基板上の回路におけるクロックの位相とを同期させるシステムであって、第1の基板は、外部から入力される外部クロックの周期をn倍周期にしたクロックを生成する第1のクロック生成手段と、前記第1のクロック生成手段で生成したクロックに従って、所定のデータを送信する送信手段とを有し、第2の基板は、外部から入力される外部クロックの周期をn倍周期にしたクロックを生成する第2のクロック生成手段と、前記第2のクロック生成手段で生成したクロックに従って、データを受信する受信手段と、前記送信手段が所定のデータを送信してから所定の時間内に前記受信手段が前記所定のデータを受信できない場合、前記第2のクロック生成手段で生成したクロックの立ち上がりを前記外部クロックの周期分遅延させる遅延手段とを有することを特徴とするクロック同期化システム。
IPC (5)：
G06F 15/177 680 ,  G06F 1/12 ,  G06F 13/38 340 ,  G06F 13/42 350 ,  H04L 7/04
FI (5)：
G06F 15/177 680 C ,  G06F 13/38 340 Z ,  G06F 13/42 350 B ,  H04L 7/04 B ,  G06F 1/04 340 A
F-Term (19)：
5B045CC03 ,  5B045CC05 ,  5B077BA09 ,  5B077FF11 ,  5B077GG14 ,  5B077GG15 ,  5B077MM02 ,  5K047AA08 ,  5K047AA15 ,  5K047GG03 ,  5K047GG09 ,  5K047GG11 ,  5K047GG24 ,  5K047GG29 ,  5K047GG57 ,  5K047KK12 ,  5K047KK15 ,  5K047MM23 ,  5K047MM36
Patent cited by the Patent：
Cited by applicant (3) Cited by examiner (3)

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