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J-GLOBAL ID：200903002216577297

デジタル位相同期回路及び位相調整方法

Inventor： 小川 行雄 ,  酒口 恒和
Applicant, Patent owner： 東洋通信機株式会社
Gazette classification：公開公報
Application number (International application number)：1999196889
Publication number (International publication number)：2001024628
Application date： Jul. 12, 1999
Publication date： Jan. 26, 2001
Summary：

【要約】【課題】位相調整を可能とすることにより精度の高いクロック信号抽出を実現するDPLLを提供することを目的とする。【解決手段】デジタル化されたNビットからなる入力信号の振幅値を遅延させるフリップフロップ4、5、6と、定められたタイミングにより前記振幅値に掛け合わせる定数を発生する定数発生器7と、前記定数を前記振幅値に掛け合わせる乗算器8と、定められたタイミングにより二つの振幅値の大小を比較する比較器9と、DPLLの基準クロック信号を発生する基準クロック信号発生器10と、比較器9の比較結果により分周比を可変し基準クロック信号をカウントするカウンタ回路11とにより構成する。

Claim 1：

基準クロック信号を発生する基準クロック信号発生手段と、該基準クロック信号発生手段出力を分周し、出力信号並びにサンプリング信号を生成するカウンタ手段と、所望ビット数のデジタルデータに変換した受信信号を入力すると共に、サンプリング信号の入力毎に遅延したデジタルデータを出力するデータ遅延手段と、前記データ遅延手段出力に所望の定数を乗算する乗算手段と、前記カウンタ手段出力信号のパルスの立ち上がりにおける前記データ遅延手段出力と前記乗算手段出力との比較を行う比較手段とを備え、前記カウンタ手段は前記比較手段出力に応じて分周比を可変したことを特徴とするデジタルPLL回路。

IPC (3)：

H04L 7/033 ,  H03L 7/06 ,  H03L 7/08

FI (3)：

H04L 7/02 B ,  H03L 7/06 H ,  H03L 7/08 G

F-Term (23)：

5J106AA05 ,  5J106BB02 ,  5J106CC15 ,  5J106CC26 ,  5J106CC58 ,  5J106DD12 ,  5J106DD18 ,  5J106DD23 ,  5J106DD42 ,  5J106DD48 ,  5J106FF02 ,  5J106FF06 ,  5J106GG09 ,  5J106HH10 ,  5J106KK05 ,  5K047GG09 ,  5K047GG26 ,  5K047MM28 ,  5K047MM36 ,  5K047MM48 ,  5K047MM56 ,  5K047MM59 ,  5K047MM62