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J-GLOBAL ID：200903002248454286

半導体レーザの製法

Inventor： 井川 克彦 ,  股木 宏至
Applicant, Patent owner： ローム株式会社
Agent (1)： 朝日奈 宗太 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993210542
Publication number (International publication number)：1995050445
Application date： Aug. 25, 1993
Publication date： Feb. 21, 1995
Summary：

【要約】【目的】 動作電流が低く、信頼性の高い半導体レーザを量産性良く、かつ、高歩留りでうる製法を提供する。【構成】 MBE装置により第1導電型の半導体基板2の上面に、クラッド層3、5、活性層4および電流ブロック層7を順次積層するにあたり、第1上部クラッド層5と電流ブロック層7とのあいだにGaAsからなるエッチングストップ層6を介在させることにより、電流ブロック層7のストライプ溝11のエッチングの際のストッパにする。このエッチングによって残余したGaAs層をMBE装置内にて蒸発させることにより除去し、第1上部クラッド層5に達するストライプ溝11を形成する。そして、再度MBE法によって第2上部クラッド層8などを形成する。

Claim (excerpt)：

(a)第1導電型の半導体基板上に第1導電型の下部クラッド層を形成する工程、(b)前記下部クラッド層の上に、屈折率が前記下部クラッド層よりも大きいとともに禁制帯幅が狭い材料からなる活性層を形成する工程、(c)前記活性層の上に、屈折率が前記活性層よりも小さいとともに禁制帯幅が広い第2導電型の第1上部クラッド層を形成する工程、(d)前記第1上部クラッド層の上に、GaAsからなるエッチングストップ層を形成する工程、(e)前記エッチングストップ層の上に、屈折率が第1上部クラッド層よりも小さいとともに禁制帯幅が広い第1導電型の電流ブロック層を形成する工程、(f)少なくとも前記電流ブロック層の一部分を前記エッチングストップ層に達するまでエッチングすることによりストライプ溝を形成する工程、(g)前記ストライプ溝の下に残余したエッチングストップ層のGaAsを蒸発させる工程、(h)前記電流ブロック層およびストライプ溝の上に屈折率が前記活性層よりも小さく、かつ、前記電流ブロック層よりも大きいとともに禁制帯幅が前記活性層よりも広く、かつ、前記電流ブロック層よりも狭い第2導電型の第2上部クラッド層を形成する工程、および(i)前記第2上部クラッド層の上に、屈折率が前記活性層よりも大きいとともに禁制帯幅が狭い第2導電型のコンタクト層を形成する工程の結合からなる半導体レーザの製法。