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J-GLOBAL ID:200903002468942710

2つのデータを同時に判定するデータ判定回路

Inventor:
Applicant, Patent owner:
Gazette classification:公開公報
Application number (International application number):1992171802
Publication number (International publication number):1993341001
Application date: Jun. 05, 1992
Publication date: Dec. 24, 1993
Summary:
【要約】【目的】 制御回路4で別々のデータを出力するように2つのセレクタ7A・7Bをモード設定し、2つの判定データを複数の判定回路9A〜9Dに振り分けて入力する。【構成】 FF1は期待値11を記憶し、カウンタ2はクロック12を分周する。分周回路3はFF1の出力をカウンタ2のタイミングで記憶し、制御回路4はクロック41〜44とモード切換信号45・46を出力する。セレクタ5は分周回路3の出力を選択し、FF6A・6Bはデータ14・15を記憶する。セレクタ7A・7Bはデータ14またはデータ15を出力する。FF8A〜8Dは期待値リタイミング用のFFであり、FF8E〜8Hは判定データリタイミング用のFFである。判定回路9A〜9Dは、期待値11と判定データ14・15を比較し、判定結果を順次出力する。
Claim (excerpt):
期待値(11)を第1のクロック(12)のタイミングで記憶する第1のFF(1) と、第1のクロック(12)を分周するカウンタ(2) と、第1のFF(1) の出力をカウンタ(2) のタイミングで記憶する分周回路(3) と、モード信号(13)を入力とし、ストローブ信号(16)のタイミングで第2のクロック(40)、第3のクロック(41)、第4のクロック(42)、第5のクロック(43)及び第6のクロック(44)を出力し、第1のモード切換信号(45)と第2のモード切換信号(46)を出力する制御回路(4) と、分周回路(3) の出力を制御回路(4) の第1のクロック(40)のタイミングで出力する第1のセレクタ(5) と、第1のデータ(14)をストローブ信号(16)のタイミングで記憶する第2のFF(6A)と、第2のデータ(15)をストローブ信号(16)のタイミングで記憶する第3のFF(6B)と、第2のFF(6A)の出力と第3のFF(6B)の出力を入力とし、制御回路(4) の第1のモード切換信号(45)により、第1のデータ(14)または第2のデータ(15)を出力する第2のセレクタ(7A)と、第2のFF(6A)の出力と第3のFF(6B)の出力を入力とし、制御回路(4) の第2のモード切換信号(46)により、第1のデータ(14)または第2のデータ(15)を出力する第3のセレクタ(7B)と、第1のセレクタ(5) の出力をそれぞれ記憶する第4のFF(8A)、第5のFF(8B)、第6のFF(8C)、第7のFF(8D)と、第2のセレクタ(7A)の出力を入力とする第8のFF(8E)と第9のFF(8G)と、第3のセレクタ(7B)の出力を入力とする第10のFF(8F)と第11のFF(8H)と、制御回路(4) の第3のクロック(41)により第3のFF(8A)と第7のFF(8E)の出力を入力とし、判定結果を出力する第1の判定回路(9A)と、制御回路(4) の第4のクロック(42)により第4のFF(8B)と第8のFF(8F)の出力を入力とし、判定結果を出力する第2の判定回路(9B)と、制御回路(4) の第5のクロック(43)により第5のFF(8C)と第9のFF(8G)の出力を入力とし、判定結果を出力する第3の判定回路(9C)と、制御回路(4) の第6のクロック(44)により第6のFF(8D)と第10のFF(8H)の出力を入力とし、判定結果を出力する第4の判定回路(9D)とを備え、制御回路(4) は第3のクロック(41)と第4のクロック(42)を同じタイミングで動作させ、第5のクロック(43)と第6のクロック(44)を同じタイミングで動作させることを特徴とする2つのデータを同時に判定するデータ判定回路。

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