半導体集積回路

Inventor：
Applicant, Patent owner：
Agent (1)：京本直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993189931
Publication number (International publication number)：1995045075
Application date： Jul. 30, 1993
Publication date： Feb. 14, 1995
Summary：

【要約】【目的】半導体集積回路における、信号のラッチとイネーブル・リセット回路の面積削減。【構成】I、信号のラッチとイネーブル・リセット回路をNチャネルトランジスタ1台、Pチャネルトランジスタ1台、インバータ回路2台の素子で実現する。半導体集積回路のアドレス信号のパス(アドレスバッファ回路→プリデコーダ回路→デコーダ回路)においてアドレス信号のラッチとイネーブル・リセットをアドレスバッファ回路ではなく、プリデコーダ回路で行う。以上の事により、素子の少数化、簡単化と、多バンクの半導体集積回路における回路ブロック数の削減が可能となり、面積が削減される。

Claim (excerpt)：

ラッチ及びイネーブル制御信号をゲートに入力するNチャネルトランジスタと、前記Nチャネルトランジスタのドレインが入力に接続されるインバータと、前記インバータの出力が入力に接続されその出力が前記Nチャネルトランジスタのドレインに接続されるインバータで構成されるラッチ及びイネーブル部と、リセット制御信号をゲートに入力し、ソースに電源電圧が接続されドレインが前記Nチャネルトランジスタのドレインに接続されるPチャネルトランジスタで構成されるリセット部の1Nチャネルトランジスタ、1Pチャネルトランジスタ、2インバータで構成される信号のラッチとイネーブル・リセット回路を有する半導体集積回路。

IPC (3)：

G11C 11/408 , G11C 11/413 , H03K 3/356

FI (3)：

G11C 11/34 354 B , G11C 11/34 303 , H03K 3/356 Z

Patent cited by the Patent：

Cited by examiner (3)

半導体集積回路装置
Gazette classification：公開公報 Application number：特願平3-301997 Applicant：三菱電機株式会社
特開平3-286494
半導体記憶装置
Gazette classification：公開公報 Application number：特願平3-235776 Applicant：日本電気株式会社

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