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J-GLOBAL ID：200903002626423440

MOS型半導体装置の製造方法

Inventor： 冨岡 雄吾 ,  村井 一郎
Applicant, Patent owner： 新日本製鐵株式会社
Agent (1)： 國分 孝悦
Gazette classification：公開公報
Application number (International application number)：1991326822
Publication number (International publication number)：1993136403
Application date： Nov. 15, 1991
Publication date： Jun. 01, 1993
Summary：

【要約】【目的】 しきい値電圧の低下やパンチスルー耐圧の低下を防止した構造のMOSトランジスタを、少ない工程数で特性よく製造する方法を提供する。【構成】 p型Si基板11上にゲート酸化膜12を形成し、その上にゲート電極13を形成した後、斜めイオン注入を行い、P+ 型の高濃度領域15をSi基板11の所定の深さ位置に形成する。その後、ゲート電極13をイオン注入のマスクとして用い、Si基板11内に所定深さのソース・ドレイン領域17を形成する。【効果】 チャネル領域下にソース・ドレイン領域16、17とは接触しないP+ 型の高濃度領域15が1回のイオン注入工程で形成され、高濃度領域15により、しきい値電圧の低下やパンチスルー耐圧の低下が防止される。

Claim (excerpt)：

半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、斜めイオン注入を行い、前記ゲート電極下の前記半導体基板内部の所定の深さ位置に、前記半導体基板と同一の導電型でかつ不純物濃度の高い高濃度領域を形成する工程と、前記ゲート電極をイオン注入のマスクとして用い、前記半導体基板内に所定深さのソース・ドレイン領域を形成する工程とを有することを特徴とするMOS型半導体装置の製造方法。

IPC (2)：

H01L 29/784 ,  H01L 21/265

FI (3)：

H01L 29/78 301 H ,  H01L 21/265 V ,  H01L 21/265 L