Pat

J-GLOBAL ID：200903002652063967

半導体製造の表面パターニング方法

Inventor： 黄 經勲 ,  ▲こう▼ 東元 ,  黄 桂武
Applicant, Patent owner： 財団法人工業技術研究院
Agent (1)： 竹本 松司 (外4名)
Gazette classification：公開公報
Application number (International application number)：1998119928
Publication number (International publication number)：1999307437
Application date： Apr. 15, 1998
Publication date： Nov. 05, 1999
Summary：

【要約】【課題】 サブミクロン半導体製造の表面パターニング方法の提供。【解決手段】 フォトレジスト層200を基板100の上に塗布し、該フォトレジスト層200を露光させ、シリコンを含有するフォトレジスト層240を、該フォトレジスト層200の露光領域の上に形成し、該シリコンを含有するフォトレジスト層240をエッチングして該フォトレジスト層200の上に、絶対寸法が該フォトレジスト層200の露光領域の該シリコンを含有するフォトレジスト層240の絶対寸法より小さいパターンを形成し、該シリコンを含有するフォトレジスト層240の下に位置しない該フォトレジスト層200を除去し、以上を包括してなる、半導体製造の表面パターニング方法としている。

Claim (excerpt)：

フォトレジスト層200を基板100の上に塗布し、該フォトレジスト層200を露光させ、シリコンを含有するフォトレジスト層240を、該フォトレジスト層200の露光領域の上に形成し、該シリコンを含有するフォトレジスト層240をエッチングして該フォトレジスト層200の上に、絶対寸法が該フォトレジスト層200の露光領域の該シリコンを含有するフォトレジスト層240の絶対寸法より小さいパターンを形成し、該シリコンを含有するフォトレジスト層240の下に位置しない該フォトレジスト層200を除去し、以上を包括してなる、半導体製造の表面パターニング方法。

IPC (4)：

H01L 21/027 ,  G03F 7/075 521 ,  G03F 7/26 511 ,  H01L 21/3065

FI (5)：

H01L 21/30 573 ,  G03F 7/075 521 ,  G03F 7/26 511 ,  H01L 21/30 575 ,  H01L 21/302 H