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J-GLOBAL ID：200903002655940543

薄膜トランジスタマトリクスの製造方法

Inventor： 市村 照彦 ,  那須 安宏
Applicant, Patent owner： 富士通株式会社
Agent (1)： 柏谷 昭司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993106360
Publication number (International publication number)：1994317809
Application date： May. 07, 1993
Publication date： Nov. 15, 1994
Summary：

【要約】【目的】 液晶表示装置等に用いる薄膜トランジスタマトリクスの製造方法に関し、ストレージ容量用電極、ゲート電極、ゲートバスライン等を多層膜をパターニングして形成する際に、同じフォトレジストを複数回異なる形状に露光、現像し、各段階のフォトレジストをエッチングマスクとして用いることによって、フォトレジスト形成工数を節減し、位置ずれを少なくする。【構成】 ガラス基板1の上にITO膜2とCr膜3を積層し、その上にフォトレジスト膜を形成し、このフォトレジスト膜を露光、現像して第1の形状にパターニングし、これをマスクにして積層体をエッチングし、次に、同じフォトレジスト膜を再度露光、現像して第2の形状にパターニングし、これをマスクにして積層体の上層であるCr膜3をエッチングして、積層体からなるゲート電極、ゲートバスラインと、ITO膜2からなるストレージ容量用電極を形成する。

Claim (excerpt)：

絶縁基板上に、少なくともマトリクス状に配置された複数のドレインバスラインと複数のゲートバスラインと、該ドレインバスラインとゲートバスラインの交差点に設けられた薄膜トランジスタと、該薄膜トランジスタのソース電極に接続された画素電極と、該画素電極との間に形成されたストレージ容量を有する薄膜トランジスタマトリクスの製造方法において、該絶縁基板上に透明導電膜と不透明導電膜をこの順序で積層する工程と、該透明導電膜と不透明導電膜の積層体の上にフォトレジスト膜を形成する工程と、該フォトレジスト膜を露光、現像することによって第1の形状にパターニングする工程と、該パターニングされたフォトレジスト膜をマスクにして該透明導電膜と不透明導電膜の積層体をエッチング除去する工程と、該フォトレジスト膜を再度露光、現像することによって第2の形状にパターニングする工程と、該パターニングされたフォトレジスト膜をマスクにして該不透明導電膜をエッチング除去する工程を含むことを特徴とする薄膜トランジスタマトリクスの製造方法。

IPC (3)：

G02F 1/136 500 ,  H01L 21/336 ,  H01L 29/784