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J-GLOBAL ID：200903002724594806

半導体装置の製造方法

Inventor： 関川 信之 ,  木綿 正明 ,  平田 光一 ,  片桐 敬泰
Applicant, Patent owner： 三洋電機株式会社
Agent (1)： 芝野 正雅
Gazette classification：公開公報
Application number (International application number)：1999223347
Publication number (International publication number)：2001053170
Application date： Aug. 06, 1999
Publication date： Feb. 23, 2001
Summary：

【要約】【課題】3層以上の多層Al配線プロセスにおいて、データを書きこむ際に行う層間絶縁膜のエッチングの残膜量の制御を容易にし、ROMの誤動作を防止する。【解決手段】多層配線プロセスにおいて、メモリトランジスタ・アレイ領域については、第3層間絶縁膜12、第2層間絶縁膜9を除去した後に、データ書き込みのイオン注入をする。第3層間絶縁膜12、第2層間絶縁膜9は第1Al層8をエッチング終点検出用膜として用いて一括エッチングしているので完全に除去することができ、層間絶縁膜の膜厚のばらつきは全く問題にならない。

Claim 1：

複数のメモリトランジスタを含むメモリトランジスタ・アレイ領域とを同一半導体基板上に有し、第1層間絶縁膜、第1金属層、第2層間絶縁膜、第2金属層、第3層間絶縁膜及び第3金属層とをこの順に積層して成る半導体装置の製造方法において、前記第2層間絶縁膜上に前記第2金属層を形成した後、前記メモリトランジスタ・アレイ領域については、前記第2金属層を除去する工程と、全面に第3層間絶縁膜を形成し、前記メモリトランジスタ・アレイ領域については、第2層間絶縁膜上に該第3層間絶縁膜を積層する工程と、前記メモリトランジスタ・アレイ領域上に形成された前記第3及び第2層間絶縁膜を除去し、前記第1金属層の表面を露出する工程と、この表面が露出された第1金属層上に第3金属層を積層し、これらをパターニングすることによってビット線を形成すると共にメモリトランジスタ上の前記第1層間絶縁膜を露出する工程と、データを書きこむべきメモリトランジスタ上に開口部を有するホトレジスト層を形成する工程と、前記ホトレジスト層をマスクとしたイオン注入により、前記メモリトランジスタのチャネル領域に不純物を注入する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/8246 ,  H01L 27/112 ,  H01L 27/10 481

FI (2)：

H01L 27/10 433 ,  H01L 27/10 481

F-Term (19)：

5F083CR02 ,  5F083GA11 ,  5F083GA27 ,  5F083GA30 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA53 ,  5F083JA56 ,  5F083KA20 ,  5F083PR21 ,  5F083PR22 ,  5F083PR36 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F083ZA12 ,  5F083ZA13