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J-GLOBAL ID：200903002737041741

半導体集積回路

Inventor： 大友 祐輔 ,  富樫 稔 ,  井野 正行
Applicant, Patent owner： 日本電信電話株式会社
Agent (1)： 大塚 学
Gazette classification：公開公報
Application number (International application number)：1992311188
Publication number (International publication number)：1994140888
Application date： Oct. 27, 1992
Publication date： May. 20, 1994
Summary：

【要約】【目的】半導体集積回路のクロック信号伝搬遅延時間を低減しかつ、そのクロック伝搬遅延時間スキューを低減して、チップ間での高速信号の授受を安定に行うに好適な半導体集積回路を供給する。【構成】半導体集積回路をECL回路領域とCMOS(あるいはBiCMOS)回路領域にわけて形成して、クロック信号の通過経路を高速でかつスキューの少ないECL回路だけで構成し、高い集積度が必要な内部論理回路はCMOS(あるいはBiCMOS)回路で構成する。内部論理回路のデータ出力の同期をそのデータ出力とは一意の位相関係を持たないクロックでとるリタイミング回路を持ち、ECL回路だけを通過するクロックと、CMOS(あるいはBiCMOS)回路を通過するデータとの間の遅延差とプロセス変動等による遅延差の変動分を、リタイミング回路で外部端子から補正可能とした。

Claim (excerpt)：

CMOSトランジスタとバイポーラトランジスタで形成され、ECLレベルのクロックを入力する回路と、ECLレベルのクロックを出力する回路と、入力クロックに同期したデータを入力する回路と、出力クロックに同期したデータを出力する回路と、CMOSレベルからECLレベルにレベル変換する回路とECLレベルからCMOSレベルにレベル変換する回路を有しCMOSレベルで任意のデータ処理を行う論理回路と、該クロックによりデータに同期をかける同期回路とを少なくとも1つ有する半導体集積回路において、前記入力したクロックをECLレベルのまま伝搬して出力するECL回路を有し、該伝搬されるECLレベルのクロックの位相を該CMOSレベルで任意のデータ処理を行う論理回路通過後のデータの位相に対して、前記同期回路において外部信号の入力により同期がかかるようにする回路及び、該外部信号を入力する入力端子を有することを特徴とする半導体集積回路。

IPC (3)：

H03K 5/00 ,  G11C 19/00 ,  H03K 19/0175