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J-GLOBAL ID：200903002742970220

メモリ制御回路

Inventor：
村山 公平

About 村山 公平

, 
鈴木 武史

About 鈴木 武史


Applicant, Patent owner：
キヤノン株式会社

About キヤノン株式会社


Agent (4)： 大塚 康徳 ,  高柳 司郎 ,  大塚 康弘 ,  木村 秀二
Gazette classification：公開公報
Application number (International application number)：2006284142
Publication number (International publication number)：2008102706
Application date： Oct. 18, 2006
Publication date： May. 01, 2008
Summary：
【課題】 信号品質の観点だけでODTを切替えると不要なODTの切替えが増えてしまい、結果的にメモリデバイスの消費電力を増やしてしまう。【解決手段】 On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示すODT制御情報を複数のメモリデバイスのそれぞれに対応して記憶するODT制御レジスタ104,105と、複数のメモリデバイスのアクセス対象のメモリに対応するODT制御情報に基づいて、複数のメモリデバイスのそれぞれのODT機構を制御するODT制御回路112とを有する。【選択図】 図1
Claim 1：
On-Die Termination機構を有する複数のメモリデバイスを接続可能なメモリ制御回路であって、 前記複数のメモリデバイスの内、アクセス対象のメモリデバイスに対応して前記機構を有効にするか無効にするかを示す情報を前記複数のメモリデバイスのそれぞれに対応して記憶する記憶手段と、 前記複数のメモリデバイスのアクセス対象のメモリに対応する前記記憶手段に記憶された前記情報に基づいて、前記複数のメモリデバイスのそれぞれの前記機構を制御するODT制御手段と、 を有することを特徴とするメモリ制御回路。
IPC (4)：
G06F 12/00 ,  G06F 13/16 ,  G11C 11/401 ,  G11C 11/407
FI (4)：
G06F12/00 550K ,  G06F13/16 510A ,  G11C11/34 362Z ,  G11C11/34 362S
F-Term (10)：
5B060MB00 ,  5M024AA04 ,  5M024AA22 ,  5M024BB30 ,  5M024GG20 ,  5M024JJ03 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07 ,  5M024PP10
Patent cited by the Patent：
Cited by applicant (8)
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Cited by examiner (2)

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