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J-GLOBAL ID：200903002764387102

線形ヘテロ接合電界効果トランジスタ

Inventor： リマンタス・エル・バイトクス ,  セ-ド・エヌ・テラニ ,  ヴィジェイ・ケイ・ネ-ア ,  ハ-バ-ト・ゴロンキン
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 本城 雅則 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993225061
Publication number (International publication number)：1994168963
Application date： Aug. 19, 1993
Publication date： Jun. 14, 1994
Summary：

【要約】【目的】 相互変調歪みを減少させ、パワー損失を低減する改良されたFETを提供すること。【構成】 本発明による低出力ヘテロ接合電界効果トランジスタ(10,30,50,60)は、低い相互変調歪み特性を有し、低いドレイン電流で動作することが可能である。チャネル制限領域(9.38,51)は、ゲート電極(24,41,69)およびドレイン電極(25,46,65)の間に形成される。チャネル制限領域(9,38,51)はチャネル層(13,33)に影響を与え、その結果チャネルを制限し、ドレイン飽和電流を低減させる。チャネル制限領域(9,38,51)は、所望のドレイン飽和電流を設定するために用いることが可能であり、ゲート・ソース電圧に関する相互コンダクタンスの2回微分は近似的にゼロになり、ゲート・ソース電圧に関する相互コンダクタンスの1回微分は、その所望の動作点において極大となる。

Claim (excerpt)：

ソ-ス電極(27,45,66)とコンタクトするソ-ス領域(28,44,63),ドレイン電極(25,46,65)とコンタクトするドレイン領域(26,43,62)およびそれらの間のゲ-ト領域(23,42,67)であってゲ-ト電極(24,41,69)とコンタクトするゲ-ト領域(23,42,67);前記ソ-ス(27,45,66)およびドレイン(25,46,65)電極にオ-ミック結合し、ショットキ-・バリアによって前記ゲ-ト電極(24,41,69)から電気的に分離されるチャネル層(13,33);およびドレイン電流の流れを制限するため前記チャネル層(13,33)と結合するチャネル制限手段(20,38,52,53);から構成されることを特徴とする線形ヘテロ接合電界効果トランジスタ(10,30,50,60)。

IPC (3)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/804

FI (2)：

H01L 29/80 H ,  H01L 29/80 W

Patent cited by the Patent：

Cited by examiner (4)

• 特開平1-268067
  
• 特開昭64-061068
  
• 特開昭60-130864
  
• 特開昭61-061473