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J-GLOBAL ID：200903002788571265

記憶制御装置

Inventor： 井戸 健嗣 ,  後藤 陽一 ,  横畑 静生 ,  本間 繁雄 ,  吉野 利之
Applicant, Patent owner： 株式会社日立製作所 ,  日立ソフトウエアエンジニアリング株式会社
Agent (1)： 作田 康夫
Gazette classification：公開公報
Application number (International application number)：2000300563
Publication number (International publication number)：2002108567
Application date： Sep. 28, 2000
Publication date： Apr. 12, 2002
Summary：

【要約】【課題】優先的に処理したいI/Oを、他のI/O処理に影響されることなく性能を維持しながら処理させるため、I/O処理を優先と非優先に分け、非優先のI/Oを抑制しながら処理することで、優先のI/Oは他のI/O処理に影響されることなく性能を維持しながら処理する。【解決手段】記憶制御装置301はI/O処理制御部501〜504に共通なメモリ505を保有し、メモリ505内に複数のI/O処理を優先と非優先に分割し制御するための情報を管理し、非優先のI/Oは処理を抑制しながら動作させる。

Claim (excerpt)：

複数コンピュータと該複数コンピュータとチャネルパスで接続され、該チャネルパスによって入出力を行なう記憶制御装置と、該記憶制御装置配下にあって、該コンピュータの入出力データを記憶する記憶デバイスとから構成されるコンピュータシステムに於いて、該チャネルパスが接続される該記憶制御装置の複数のチャネルポートを優先チャネルポートと非優先チャネルポートに区別し、優先チャネルポートに定義されたチャネルポートは、該コンピュータからのI/O処理を抑制することなく処理し、逆に非優先チャネルポートに定義されたチャネルポートに対しては、単位時間当たりのI/O数などのようなI/O処理単位の目標値を定義し、該コンピュータからのI/O処理を該I/O処理単位に近づける様にフィードバック制御しながら行なう手段を持ち、該手段によって該非優先チャネルポートのI/O処理が該優先チャネルポートのI/O処理に与える影響度を制御することを特徴とする記憶制御装置。

IPC (4)：

G06F 3/06 301 ,  G06F 12/08 519 ,  G06F 12/08 557 ,  G06F 15/177 682

FI (4)：

G06F 3/06 301 E ,  G06F 12/08 519 Z ,  G06F 12/08 557 ,  G06F 15/177 682 B

F-Term (17)：

5B005JJ11 ,  5B005KK14 ,  5B005MM11 ,  5B005NN75 ,  5B045AA05 ,  5B045BB17 ,  5B045BB28 ,  5B045BB29 ,  5B045BB47 ,  5B045DD02 ,  5B045EE03 ,  5B045EE12 ,  5B045GG04 ,  5B065BA01 ,  5B065CA03 ,  5B065CA11 ,  5B065CE14