Pat
J-GLOBAL ID：200903002853868157
RSラッチ回路
Inventor：
,
Applicant, Patent owner：
Agent (1)：
柿本 恭成
Gazette classification：公開公報
Application number (International application number)：1992329532
Publication number (International publication number)：1994177715
Application date： Dec. 09, 1992
Publication date： Jun. 24, 1994
Summary：
【要約】【目的】 RSラッチ回路の出力のうちの一方が“H”→“L”、他方が“L”→“H”へ変化する場合、入力データの変化から出力が変化するまでの遅延時間に差が生じるという点を解決し、遅延時間の遅れを小さくする。【構成】 リセット入力端子R及びセット入力端子Sに“H”が入力され、その入力が入らない側のNORゲート41または42の出力が“L”→“H”へ変化する場合、出力端子Qまたは逆相出力端子Q/をFET43または44でプリチャージし、遅延時間の遅れを小さくする。
Claim (excerpt)：
一方の入力側がリセット入力端子Rに、出力側が出力端子Qに、それぞれ接続された第1の2入力NORゲートと、一方の入力側が前記出力端子Qに、他方の入力側がセット入力端子Sに、出力側が前記第1の2入力NORゲートの他方の入力側及び逆相出力端子Q/に、それぞれ接続された第2の2入力NORゲートとを、備えたRSラッチ回路において、ドレインが電源電位に、ソースが前記逆相出力端子Q/に、ゲートが前記リセット入力端子Rに、それぞれ接続された第1のFETと、ドレインが前記電源電位に、ソースが前記出力端子Qに、ゲートが前記セット入力端子Sに、それぞれ接続された第2のFETとを、設けたことを特徴とするRSラッチ回路。
Patent cited by the Patent：
Return to Previous Page
