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J-GLOBAL ID：200903002950859065

半導体記憶装置

Inventor： 木下 靖
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 後藤 洋介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993324161
Publication number (International publication number)：1995183400
Application date： Dec. 22, 1993
Publication date： Jul. 21, 1995
Summary：

【要約】【目的】 バルクCMOS6Tr 型メモリセルで構成される半導体記憶装置において、電源電圧の低下およびセルサイズの縮小を行ってもソフトエラー耐性を維持できる構造を実現する。【構成】 半導体基板表面に形成されたCMOSトランジスタからなるフリップフロップを用いた半導体記憶装置において、半導体基板内に形成された第1導電型ウェルと第2導電型ウェルの境界面を含み、かつ半導体基板表面から深さ方向に渡って設けられた所定の平面形状および深さを有するトレンチ状の分離領域と、このトレンチ状の分離領域の内部に形成され、メモリセルの2つの記憶ノードに別個に接続されるトレンチキャパシタとを備える。

Claim (excerpt)：

半導体基板表面に形成されたCMOSトランジスタからなるフリップフロップを用いた半導体記憶装置において、前記半導体基板内に形成された第1導電型ウェルと第2導電型ウェルの境界面を含み、かつ半導体基板表面から深さ方向に渡って設けられた所定の平面形状および深さを有するトレンチ状の分離領域と、このトレンチ状の分離領域の内部に形成され、メモリセルの2つの記憶ノードに別個に接続されるトレンチキャパシタとを備えたことを特徴とする半導体記憶装置。

IPC (5)：

H01L 21/8244 ,  H01L 27/11 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/78

FI (3)：

H01L 27/10 381 ,  H01L 27/04 C ,  H01L 29/78 301 M