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J-GLOBAL ID:200903002967001773

半導体装置およびその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 深見 久郎 (外4名)
Gazette classification:公開公報
Application number (International application number):2000211288
Publication number (International publication number):2002026156
Application date: Jul. 12, 2000
Publication date: Jan. 25, 2002
Summary:
【要約】【課題】 基板中に結晶欠陥が発生しないように改良された半導体装置を提供することを主要な目的とする。【解決手段】 半導体基板1の表面中であって、第1積層ゲート20aと第2積層ゲート20bの間にソース領域2が設けられている。第1および第2積層ゲート20a,20bの、ドレイン領域3a,3b側の側壁には、サイドウォールスペーサ18が設けられている。第1および第2積層ゲート20a,20bの、ソース領域2側の側壁にはサイドウォールスペーサが設けられていない。
Claim (excerpt):
基板の上に互いに離して設けられた第1のゲートと第2のゲートと、前記第1および第2のゲートの側壁に設けられ、前記基板に応力がかからないように、その形状が選ばれたサイドウォールスペーサと、を備えた半導体装置。
IPC (4):
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2):
H01L 27/10 434 ,  H01L 29/78 371
F-Term (38):
5F001AA01 ,  5F001AB08 ,  5F001AD51 ,  5F001AG07 ,  5F001AG10 ,  5F001AG12 ,  5F001AG21 ,  5F001AG30 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP77 ,  5F083ER02 ,  5F083ER03 ,  5F083ER14 ,  5F083ER22 ,  5F083GA30 ,  5F083JA04 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083KA05 ,  5F083KA11 ,  5F083MA05 ,  5F083MA06 ,  5F083MA20 ,  5F083PR29 ,  5F101BA01 ,  5F101BB05 ,  5F101BD32 ,  5F101BH02 ,  5F101BH09 ,  5F101BH14 ,  5F101BH16 ,  5F101BH19
Patent cited by the Patent:
Cited by examiner (6)
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