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J-GLOBAL ID：200903002999654590

2線式データバスのエラー認識用回路構成

Inventor：
マッティアス、ムート

About マッティアス、ムート

, 
トーマス、シュールマン

About トーマス、シュールマン


Applicant, Patent owner：
コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

About コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ


Agent (1)： 吉武 賢次 (外5名)
Gazette classification：公開公報
Application number (International application number)：2001367017
Publication number (International publication number)：2002232492
Application date： Nov. 30, 2001
Publication date： Aug. 16, 2002
Summary：
【要約】【課題】 確実にエラー認識可能な2線式データバスの回路構成を提供する。【解決手段】 2本のバスライン上でドミナントビットが別々に送信される2線式データバスのエラー認識用回路構成は、差動電流を測定する手段4を備える。この差動電流はデータバス上でドミナントビットを送信する時に2本のバスラインを駆動する駆動電流の差が送信機内で測定されるものである。上記回路構成には、駆動電流間の差が所定の制限値を超えるとエラー信号を供給する評価手段5がさらに設けられる。
Claim (excerpt)：
送信されたドミナントビットが2本のバスライン上に別々に送信される2線式データバスのエラー認識用回路構成であって、前記データバス上にドミナントビットを送信するときに前記2本のバスラインを駆動する駆動電流の差を送信機内で測定する差動電流測定手段を備え、前記駆動電流間の差が所定の制限値を超えるときに、エラー信号を供給する評価手段が設けられていることを特徴とする回路構成。
IPC (2)：
H04L 25/02 ,  H04L 25/02 301
FI (3)：
H04L 25/02 V ,  H04L 25/02 J ,  H04L 25/02 301 Z
F-Term (4)：
5K029CC01 ,  5K029DD23 ,  5K029KK21 ,  5K029LL16
Patent cited by the Patent：
Cited by examiner (7)
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