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J-GLOBAL ID：200903003066122349

CTEが一致した印刷配線板上のチップスケールパッケージング

Inventor：
チン・ピン・ロ

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ダニエル・エー・フアン

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ピート・ハドソン

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Applicant, Patent owner：
ザ・ボーイング・カンパニー

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Agent (1)： 鈴江 武彦 (外4名)
Gazette classification：公開公報
Application number (International application number)：2001030925
Publication number (International publication number)：2001267699
Application date： Feb. 07, 2001
Publication date： Sep. 28, 2001
Summary：
【要約】【課題】 本発明は、ダイと印刷配線板との相互接続部の応力を減少させて印刷配線板に取付けられた集積回路の信頼性を増加することのできる回路アセンブリを提供することを目的とする。【解決手段】 複数のダイパッドを備えたダイと、それら複数のダイパッドに結合される複数の回路パッドを有する第1の側面と、別の複数の回路パッドを有する第2の側面とを有する第1の回路層で構成されたチップスケールパッケージアセンブリ14と、ヒートシンク16と、ヒートシンク16に結合され、前記第2の複数の回路パッドに結合された第3の複数の回路パッド20を有するコンプライアントな第2の回路層18とを具備していることを特徴とする。
Claim 1：
複数のダイパッドを備えたダイと、前記複数のダイパッドに結合される第1の複数の回路パッドを有する第1の側面と、第2の複数の回路パッドを有する第2の側面とを有する第1の回路層と、ヒートシンクと、前記ヒートシンクに結合され、前記第2の複数の回路パッドに結合された第3の複数の回路パッドを有するコンプライアントな第2の回路層とを具備している回路アセンブリ。
IPC (6)：
H05K 1/02 ,  H01L 23/14 ,  H05K 1/18 ,  H05K 3/32 ,  H05K 3/34 507 ,  H05K 7/20
FI (6)：
H05K 1/02 F ,  H05K 1/18 L ,  H05K 3/32 B ,  H05K 3/34 507 C ,  H05K 7/20 D ,  H01L 23/14 R
Patent cited by the Patent：
Cited by examiner (4)
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