Pat

J-GLOBAL ID：200903003066604726

半導体装置の製造方法

Inventor： 高橋 剛
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1998044910
Publication number (International publication number)：1999191594
Application date： Feb. 26, 1998
Publication date： Jul. 13, 1999
Summary：

【要約】【課題】 導電層と絶縁保護層との積層体からなるゲート電極パターンにおいて、いかなるゲート長のものでも絶縁保護層を除去できるようにする。【解決手段】 基体10上に、第1ゲート電極パターン7aとこのゲート長Lよりも短いゲート長Lの第2ゲート電極パターン7bと、これらの側壁に形成したLDDサイドウォール9とを覆う状態でレジスト膜11を形成する。その際、第1ゲート電極パターン7aの上面のレジスト膜11が、第2ゲート電極パターン7bの上面のレジスト膜11よりも厚くなるようにする。次いでリソグラフィ技術によって、第1ゲート電極パターン7aの上面のレジスト膜11に開口部12を形成し、第2ゲート電極パターン7bの上面が露出するまでレジスト膜11をエッチバックする。そして第1ゲート電極パターン7aの絶縁保護膜6、第2ゲート電極パターン7bの絶縁保護膜6を除去して導電層5の上面を露出させる。

Claim (excerpt)：

導電層と該導電層上に形成した絶縁保護膜との積層体からなる第1ゲート電極パターンと、前記積層体からなりかつ前記第1ゲート電極パターンのゲート長よりも短いゲート長の第2ゲート電極パターンと、前記第1ゲート電極パターンと前記第2ゲート電極パターンとの側壁にそれぞれ形成した絶縁材料からなるサイドウォールとを備えた基体を用い、該基体上に前記第1ゲート電極パターンと前記第2ゲート電極パターンと前記サイドウォールとを覆う状態でレジスト膜を形成する第1工程と、リソグラフィ技術によって、前記第1ゲート電極パターンの上面のレジスト膜に開口部を形成する第2工程と、前記第2ゲート電極パターンの上面が露出するまでレジスト膜をエッチバックする第3工程と、前記第1ゲート電極パターンの絶縁保護膜と前記第2ゲート電極パターンの絶縁保護膜とを除去して導電層の上面を露出させる第4工程とを有し、前記第1工程では、前記第1ゲート電極パターンの上面のレジスト膜が、前記第2ゲート電極パターンの上面のレジスト膜よりも厚くなるように前記レジスト膜を形成することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336

FI (2)：

H01L 27/08 102 C ,  H01L 29/78 301 Y