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J-GLOBAL ID：200903003167413506

リバースエンジニアリングに対する偽装を行ったトランジスタの幾何学的配置およびチャンネルストップを備えたデジタル回路

Inventor： ジェイムス・ピー・バウクス ,  ラップ - ワイ・チョウ ,  ウイリアム・エム・クラーク・ジュニア
Applicant, Patent owner： エイチイー・ホールディングス・インコーポレーテッド・ディービーエー・ヒューズ・エレクトロニクス
Agent (1)： 鈴江 武彦 (外4名)
Gazette classification：公開公報
Application number (International application number)：1996098836
Publication number (International publication number)：1997092727
Application date： Apr. 19, 1996
Publication date： Apr. 04, 1997
Summary：

【要約】【課題】 本発明は、リバースエンジニアリングを困難にし、追加の形成ステップを必要とせず、多くの異なる種類の論理回路を容易に構成することができる偽装されたデジタル集積回路を提供することを目的とする。【解決手段】 それぞれ論理機能を有する基板38上の複数の集積回路マルチトランジスタ論理セルアレイ2,4,6,12,14,16...であって、それらのトランジスタは各論理機能がトランジスタパターンから識別できないように実質的に同じ空間的パターンに配置されており、各セル内のトランジスタ間の導電性のイオン注入相互接続部Cと、セルへの外部接続8,18とを具備し、各セル内の相互接続パターンがその論理機能を決定することを特徴とする。

Claim (excerpt)：

基板と、それぞれ論理機能を有する前記基板上の複数の集積回路マルチトランジスタの論理セルアレイであって、それらのトランジスタが実質的に同じ空間的パターンに配置されて、各論理機能がトランジスタパターンから識別できないようにされている論理セルのアレイと、各セル内のトランジスタ間の導電性のイオン注入相互接続部と、前記セルへの外部接続とを具備し、各セル内の相互接続パターンがその論理機能を決定することを特徴とする偽装されたデジタル集積回路。

IPC (4)：

H01L 21/82 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822

FI (4)：

H01L 21/82 W ,  H01L 21/88 Z ,  H01L 27/04 R ,  H01L 27/04 A

Patent cited by the Patent：

Cited by examiner (3)

• マスクROMおよびその書き込み方法
  Gazette classification：公開公報   Application number：特願平6-296074   Applicant：富士通株式会社, 富士通ヴィエルエスアイ株式会社
• 特開昭63-129647
  
• 特開昭62-130538