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J-GLOBAL ID：200903003253310086
半導体装置
Inventor：
Applicant, Patent owner：
Agent (1)：
深見 久郎
Gazette classification：公開公報
Application number (International application number)：1991194398
Publication number (International publication number)：1993041535
Application date： Aug. 02, 1991
Publication date： Feb. 19, 1993
Summary：
【要約】【構成】 本発明は、N型高比抵抗半導体基板1の主表面上のフォトダイオード部(A)に形成されたP型拡散層4と、N型高比抵抗半導体基板1の主表面上のNPNトランジスタ部(B)に形成されたP型ウェル層2と、P型ウェル層2の表面上の所定領域に形成されたN型ウェル層3と、N型ウェル層3の表面上の所定領域に形成されたP型拡散層4a、N型拡散層5aおよびN型拡散層5bからなるNPNトランジスタとを備えている。【効果】 上記のように構成することにより、従来のように高比抵抗のエピタキシャル層を用いる必要がなく、高比抵抗エピタキシャル層を用いた場合に比べて、受光素子の応答速度の低下を防止することができ、かつ、素子の製造コストを低減することができる。
Claim (excerpt)：
第1導電型の高比抵抗半導体基板上に、互いに隣接して受光素子形成領域と信号処理回路形成領域とを有する半導体装置であって、前記高比抵抗半導体基板の主表面上の受光素子形成領域に形成され、第2導電型を有する第1の不純物領域と、前記高比抵抗半導体基板の主表面上の信号処理回路領域に形成され、第2導電型を有する第1のウェル領域と、前記第1のウェル領域の表面上の所定領域に形成され、第1導電型を有する第2のウェル領域と、前記第2のウェル領域の表面上の所定領域に形成された信号処理回路素子とを備えた、半導体装置。
IPC (2)：
FI (3)：
H01L 31/10 A
, H01L 27/14 A
, H01L 31/10 G
