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J-GLOBAL ID：200903003260263980

半導体装置の製造方法

Inventor： 藤田 勝志
Applicant, Patent owner： ソニー株式会社
Agent (1)： 尾川 秀昭
Gazette classification：公開公報
Application number (International application number)：1991356969
Publication number (International publication number)：1993175344
Application date： Dec. 24, 1991
Publication date： Jul. 13, 1993
Summary：

【要約】【目的】 ローディング効果により接続孔の深さに差異が生じることを防止する。【構成】 選択的エッチングにより層間絶縁膜に、接続孔と共にダミー接続孔を形成する。【効果】 ダミー接続孔を設けることによって各部におけるその面積に対するエッチングすべき面積の比の均一化を図ることができるのでローディング効果の軽減を図ることができる。

Claim (excerpt)：

層間絶縁膜に選択的エッチングにより該層間絶縁膜の下側の下層配線層の表面を露出させる接続孔を形成し、その後、該接続孔にて上記下層配線層と接続される上層配線層を形成する半導体装置の製造方法において、上記選択的エッチングにより接続孔と共にダミー接続孔を形成することを特徴とする半導体装置の製造方法

IPC (3)：

H01L 21/90 ,  H01L 21/28 ,  H01L 21/302