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J-GLOBAL ID：200903003333212573

カウンタ回路

Inventor： 金沢 聡 ,  今田 晋司
Applicant, Patent owner： 富士通株式会社
Agent (1)： 伊東 忠彦 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992000736
Publication number (International publication number)：1993183427
Application date： Jan. 07, 1992
Publication date： Jul. 23, 1993
Summary：

【要約】【目的】 本発明はカウンタ回路に係り、特に1クロック入力毎に所定数カウントアップ又はカウントダウンするカウンタ回路に関し、回路規模の縮小を目的とする。【構成】 OR回路22は第1及び第2のイネーブル信号EN1及びEN2の論理和をとって新たなイネーブル信号を生成する。また、イネーブル信号EN1及びEN2の論理積をAND回路25でとることにより制御信号を生成する。新たなイネーブル信号はAND回路28,30,32に入力されてフリップフロップ212 〜214 の出力可変可能となる。また、上記制御信号はQ1〜Q4による4ビットのカウント値のうち最下位の桁のビット値Q1を出力するフリップフロップ211 の入力側に設けられた排他的論理和回路261 に入力され、ビット値Q1を固定する。これにより、1クロック入力毎に“2”ずつカウントアップする。

Claim (excerpt)：

m個(ただし、mは2以上の整数)のフリップフロップ(111 〜11m )の各々が、入力側に設けられたゲート回路(121 〜12m )を介して互いに縦続接続され、該m個のフリップフロップ(111 〜11m )に外部よりクロックを印加して、該m個のフリップフロップ(111 〜11m )からカウント値の各ビット出力を取り出す構成のmビットのカウンタ回路において、前記m個のフリップフロップ(111 〜11m )のうち最下位よりn番目(但し、n=1,2,...,m)の桁のビット値を出力するフリップフロップの出力値を固定保持する保持手段(13)と、該m個のフリップフロップ(111 〜11m )のうち該保持手段(13)により出力値が保持されるフリップフロップ以外のフリップフロップの入力側のゲート回路にイネーブル信号を供給するイネーブル信号生成回路(14)とを有することを特徴とするカウンタ回路。

IPC (2)：

H03K 23/00 101 ,  H03K 23/00