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J-GLOBAL ID：200903003415491942
半導体装置
Inventor：
,
,
Applicant, Patent owner：
Agent (1)：
作田 康夫
Gazette classification：公開公報
Application number (International application number)：2001033096
Publication number (International publication number)：2001257582
Application date： Feb. 25, 1991
Publication date： Sep. 21, 2001
Summary：
【要約】【課題】 低い電源電圧で好適な動作をする半導体集積回路を提供する。【解決手段】 第1電位(VCL)に結合されたソースを持つPチャンネルの第1MOS(TP6)と、前記第1MOSのドレインに結合される第1ノードと、前記第1ノードと前記第1電位よりも低い電位である第2電位(VSL)との間に結合されたソース・ドレイン経路を持つ第2MOS(TN6)とを備え、前記第1及び第2MOSのそれぞれは、ゲート・ソース間電圧を0Vとしたときにサブスレショルド電流の流れる特性を持ち、前記第1MOSをオフ状態とする場合に、前記第1MOSのゲートには前記第1電位よりも高い電位である第3電位(VCC)が印加されるようにする。第1MOSがオンの時には低しきい値電圧MOSの高い負荷駆動能力を利用でき、第1MOSをオフさせる時にはそのゲートをソース電位よりも大きく駆動することで強くオフさせサブスレッショルド電流による電流リークを低減できるようする。
Claim (excerpt)：
第1電位に結合されたソースを持つPチャンネルの第1MOSトランジスタと、前記第1MOSトランジスタのドレインに結合される第1ノードと、前記第1ノードと前記第1電位よりも低い電位である第2電位との間に結合されたソース・ドレイン経路を持つ第2MOSトランジスタとを備え、前記第1MOSトランジスタ及び前記第2MOSトランジスタのそれぞれは、ゲート・ソース間電圧を0Vとしたときにサブスレショルド電流の流れる特性を持ち、前記第1MOSトランジスタをオフ状態とする場合に、前記第1MOSトランジスタのゲートには前記第1電位よりも高い電位である第3電位が印加される半導体装置。
IPC (6)：
H03K 19/0185
, H01L 27/04
, H01L 21/822
, H01L 21/8238
, H01L 27/092
, H03K 19/0175
H03K 19/00 101 E
, H01L 27/04 F
, H01L 27/08 321 L
, H03K 19/00 101 F
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