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J-GLOBAL ID：200903003504488750

半導体素子及びその製造方法

Inventor：
梁 元碩

About 梁 元碩

, 
金 奇南

About 金 奇南


Applicant, Patent owner：
三星電子株式会社

About 三星電子株式会社


Agent (1)： 志賀 正武 (外1名)
Gazette classification：公開公報
Application number (International application number)：2002179081
Publication number (International publication number)：2003068742
Application date： Jun. 19, 2002
Publication date： Mar. 07, 2003
Summary：
【要約】【課題】 微細なパターンを露出させるためのコンタクトホールの形成時、ミスアラインメントを防止できる半導体素子及びその製造方法を提供する。【解決手段】 導電領域と絶縁領域とを含む半導体基板60と、半導体基板60の導電領域に形成される導電パターンと、導電パターンと隣接して配置される導電層よりなる補助パターンと、半導体基板60上に形成され、前記導電パターンと補助パターンとを同時に露出させるコンタクトホール68を有する層間絶縁膜66とを含む。これにより、微細パターンをオープンさせるためのコンタクトホールまたはビアホールの形成時、ミスアラインメントを防止するために、微細パターンの隣接地域に電気的に影響を及ぼさない補助パターンを形成する。
Claim 1：
導電領域及び絶縁領域を有する半導体基板を提供する段階と、前記半導体基板上の導電領域に導電パターンを形成する段階と、前記導電パターンと隣接した領域に補助パターンを形成する段階と、前記半導体基板の結果物上に層間絶縁膜を形成する段階と、前記導電パターンと補助パターンとが同時に露出されるように層間絶縁膜をエッチングし、コンタクトホールを形成する段階とを含むことを特徴とする半導体素子の製造方法。
IPC (2)：
H01L 21/3205 ,  H01L 21/768
FI (2)：
H01L 21/88 S ,  H01L 21/90 A
F-Term (11)：
5F033JJ04 ,  5F033KK01 ,  5F033KK07 ,  5F033LL01 ,  5F033NN12 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033VV01 ,  5F033VV16 ,  5F033XX15
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (1)

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