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J-GLOBAL ID：200903003682480330

半導体装置の製造方法

Inventor： 本間 哲哉 ,  鈴木 美惠子
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992095117
Publication number (International publication number)：1993304213
Application date： Apr. 15, 1992
Publication date： Nov. 16, 1993
Summary：

【要約】【構成】酸化シリコン膜2が形成された半導体基板1に、窒化チタン3、アルミニウム-シリコン-銅4、チタン-タングステン5を順次堆積したのち、エッチングして下層配線を形成する。つぎに弗素化合物ガスを用いた反応性イオンエッチングによりチタン-タングステン5の表面処理を行なう。つぎに露出した酸化シリコン膜2上に、酸化シリコン膜7を選択的に堆積して下層配線を埋め込む。つぎに酸化シリコン膜8を堆積したのち、スルーホール10を開口する。つぎに窒化チタン13、アルミニウム-シリコン-銅14、チタン-タンズステン15からなる上層配線を形成する。【効果】下層配線の間に選択的に酸化シリコン膜を埋め込んで、完全に平坦な層間絶縁膜を形成することができる。上層配線のオープンやショートを防止して、歩留良く信頼性の高い多層配線を形成することができる。

Claim (excerpt)：

第1の酸化シリコン膜を隔てて下層配線が形成された半導体基板の一主面に第2の酸化シリコン膜を堆積する工程と、弗素化合物ガスを用いた反応性イオンエッチングを行なって、前記下層配線に前記第2の酸化シリコン膜からなるサイドウォールを形成すると同時に、前記下層配線の表面処理を行なう工程と、有機シリコン化合物ガスおよび酸化性ガスをソースガスとするCVD法によって下層配線の間に、選択的に第3の酸化シリコン膜を埋め込む工程と、全面に第4の酸化シリコン膜を堆積したのち、前記下層配線に接続するスルーホールを開口する工程と、前記下層配線に接続する上層配線を形成する工程とを含む半導体装置の製造方法。

IPC (3)：

H01L 21/90 ,  H01L 21/302 ,  H01L 21/3205