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J-GLOBAL ID：200903003701882991

半導体デバイス内に多孔質誘電体層を集積する方法及び半導体デバイス

Inventor： ロバート エィチ.ヘイブマン ,  ブルース イー.グナーデ ,  チ - チェン チョ
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995199967
Publication number (International publication number)：1996064680
Application date： Aug. 04, 1995
Publication date： Mar. 08, 1996
Summary：

【要約】【課題】 従来のホトリソグラフィ及び金属技術及び材料を使用し、かつ多孔質誘電体材料を使用して導体間の容量が低減される半導体デバイス及び製造工程を提供する。【解決手段】 層間誘電体10上にパターン化された導体18を設け、その上に基板カプセル層32を共形的に堆積する。次に、(例えば、乾燥されたSiO2ゲル等の) 多孔質誘電体材料22を堆積し導体間のギャップを実質的に埋め導体を被覆する。次に、SiO2 等の実質的に固体材料のキャップ層24を堆積し、ホトリソグラフィステップによりビア位置を明確に定める。エッチングによりキャップ層にビアを形成し、次に多孔質誘電体に形成する。ビアパシベーション層30を共形的に堆積し異方的にエッチングしてビア内にパシベーションライナーを残してビアの底部をきれいにし、ビアメタルが多孔質材料に直接接触することを防止する。これらのステップを再度適用して第2の上層構造を形成することができる。

Claim (excerpt)：

半導体デバイス内に多孔質誘電体層を集積する方法であって、該方法は、(イ)基板上に形成された、パターン化された導体層を設けるステップと、(ロ)前記多孔質誘電体層により前記導体間の空間を埋めて前記導体を被覆するステップと、(ハ) 前記多孔質誘電体層上に実質的に固体の絶縁キャップ層を堆積するステップと、(ニ) 前記キャップ層に一つ以上のビアをエッチングするステップと、(ホ) 前記多孔質誘電体層に前記ビアをエッチングするステップと、(ヘ) 前記キャップ層及び、前記ビアの底部を含む、前記ビア内の露出面上に共形ビアパシベーション層を堆積するステップと、(ト) 前記ビアの底部から前記パシベーション層を異方的に除去して、前記導体との電気的接続を完成させる一直線とされたビアを設け、前記一直線とされたビア及び前記キャップ層により前記多孔質誘電体を前記電気的接続から分離するステップと、を含む半導体デバイス内に多孔質誘電体層を集積する方法。

IPC (2)：

H01L 21/768 ,  H01L 21/316

Patent cited by the Patent：

Cited by examiner (2)

• 特開平4-311059
  
• スル-ホ-ル構造およびその製造方法
  Gazette classification：公開公報   Application number：特願平4-244132   Applicant：株式会社リコー, リコー応用電子研究所株式会社