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J-GLOBAL ID：200903003717069468

電力用集積回路及びその製造方法

Inventor： ジェームズ アール. トッド ,  デビット アール. コットン ,  テイラー アール. エフランド ,  ジョン ケー. リー ,  ロイ シー. ジョンズ, ザ サード
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Gazette classification：公開公報
Application number (International application number)：1990419274
Publication number (International publication number)：1994318707
Application date： Dec. 19, 1990
Publication date： Nov. 15, 1994
Summary：

【要約】【目的】 この発明の集積回路は、大きな降伏電圧値を有し、頑丈さの点で改善されていて、過渡現象からの回復が早い。【構成】 集積化されたDMOS型と、CMOS型と、NPN型と、PNP型の各型の素子に関する製造方法と回路とが、セルフアラインされるDMOS型セル配列411と付加的なツエナーダイオード402/474とを含んでいる。

Claim (excerpt)：

(a)ドリフト領域とドレイン領域とを形成する第1ドーピング型の半導体材料層と、(b)該半導体材料層中に存在し、第1ドーピング型とは反対の第2ドーピング型であるDウエル領域と、(c)該Dウエル領域上に存在するゲートと、(d)該半導体材料層中に存在し、第1ドーピング型であるソース領域と、(e)該半導体材料層中の第1保護領域とを含んで成り、上記第1保護領域は、該第2ドーピング型のものであって、該ゲートに結合され、更に、該ドリフト領域及び該ドレイン領域と該第1保護領域とによって形成される第1ダイオードの降伏電圧が、該ドリフト領域及び該ドレイン領域と該Dウエル領域とによって形成される第2ダイオードの降伏電圧よりも低い電圧値を有するように配置されていることを特徴とするDMOS型構造。

IPC (3)：

H01L 29/784 ,  H01L 27/04 ,  H01L 27/06

FI (2)：

H01L 29/78 321 K ,  H01L 27/06 321 E

Patent cited by the Patent：

Cited by examiner (6)

• 特開昭61-124178
  
• 特開昭63-164473
  
• 特開平1-215067
  
• 特開昭64-039069
  
• 特開平1-185971
  
• 特表昭63-503027