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J-GLOBAL ID：200903003807869978

半導体集積回路及びその配線方法

Inventor： 内海 賢一
Applicant, Patent owner： 日本電気エンジニアリング株式会社
Agent (1)： 鈴木 正剛
Gazette classification：公開公報
Application number (International application number)：1995208929
Publication number (International publication number)：1997055432
Application date： Aug. 16, 1995
Publication date： Feb. 25, 1997
Summary：

【要約】【課題】 フリップフロップを含んで成る半導体集積回路において、半導体チップ製造後の遅延時間の測定及び調整を要しない配線方法を提供する。【解決手段】 予めフリップフロップ(D-FF)10のクロック入力端C及びデータ入力端Dへの配線路の各々に、クロックスキューを是正する遅延素子11,12が介在する経路と介在しない経路のいずれか一方を選択可能に形成しておき、クロック端子Cinからクロック入力端Cまでの実配線時の遅延時間(Tr)と仮想配線時の遅延時間(Te)との差分値(Tr-Te)を当該半導体集積回路に固有のクロックスキュー判定時間(△t)と比較して、前記差分値>△tの条件を満足する第1カテゴリ、前記差分値<-△tの条件を満足する第2カテゴリ、及び上記各条件を満足しない第3カテゴリのいずれに該当するかを特定し、特定した各カテゴリに応じて上記経路のいずれかを選択して自動配線する。

Claim (excerpt)：

少なくとも一つのフリップフロップを含み、該フリップフロップのクロック入力端及びデータ入力端への配線路の各々に、遅延素子が介在する経路と介在しない経路のいずれか一方が選択可能に形成されていることを特徴とする半導体集積回路。